JPH01320543A - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
- Publication number
- JPH01320543A JPH01320543A JP63153737A JP15373788A JPH01320543A JP H01320543 A JPH01320543 A JP H01320543A JP 63153737 A JP63153737 A JP 63153737A JP 15373788 A JP15373788 A JP 15373788A JP H01320543 A JPH01320543 A JP H01320543A
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- JP
- Japan
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- signal
- circuit
- microprocessor
- counter
- holding circuit
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、所定の演算を行うマイクロプロセッサと、こ
のマイクロプロセッサからの信号をアナログ信号として
保持する信号保持回路とを備えたマイクロプロセッサ装
置に関し、更に詳しくは、マイクロプロセッサの動作異
常が生じた時、その動作異常が生じる直前における信号
保持回路の出力を、ドリフトなく保持できるようにした
マイクロプロセッサ装置に関する。
のマイクロプロセッサからの信号をアナログ信号として
保持する信号保持回路とを備えたマイクロプロセッサ装
置に関し、更に詳しくは、マイクロプロセッサの動作異
常が生じた時、その動作異常が生じる直前における信号
保持回路の出力を、ドリフトなく保持できるようにした
マイクロプロセッサ装置に関する。
（従来の技術）
従来のマイクロプロセッサからの信号をアナログ信号と
して保持する信号保持回路は、コンデンサを用いたサン
プル・ホールド回路が利用されており、マイクロプロセ
ッサの動作異常が検出された場合、サンプル・ホールド
スイッチをオフとし、コンデンサに動作異常が生じる直
前の出力信号を保持させるようにしていた。
して保持する信号保持回路は、コンデンサを用いたサン
プル・ホールド回路が利用されており、マイクロプロセ
ッサの動作異常が検出された場合、サンプル・ホールド
スイッチをオフとし、コンデンサに動作異常が生じる直
前の出力信号を保持させるようにしていた。
（発明が解決しようとする課題）
しかしながら、コンデンサに信号を保持するように構成
したものは、その状態を長時間続けると洩れ電流によっ
て信号の値が僅かづづ変化するという問題点がある。
したものは、その状態を長時間続けると洩れ電流によっ
て信号の値が僅かづづ変化するという問題点がある。
本発明は、この様な問題点に鑑みてなされたものであっ
て、その目的は、従来のものに別のデジタル回路を付加
することによって、マイクロプロセッサの動作異常時に
、出力信号をドリフトなく長時間保持できるマイクロプ
ロセッサ装置を実現することにある。
て、その目的は、従来のものに別のデジタル回路を付加
することによって、マイクロプロセッサの動作異常時に
、出力信号をドリフトなく長時間保持できるマイクロプ
ロセッサ装置を実現することにある。
（課題を解決するための手段）
第１図は、本発明の基本的な構成を示すブロック図であ
る０図において、１は所定の演算を行うマイクロプロセ
ッサ、２はこのマイクロプロセッサ１からの信号をアナ
ログ信号として保持する信号保持回路、３はマイクロプ
ロセッサ１の動作を監視する監視手段、ＳＷｌはこの監
視手段３によってマイクロプロセッサ１の動作異常が検
出されたとき信号保持回路２とマイクロプロセッサ１と
の間の接続を切り離す第１のスイッチ手段、４はカウン
タ、５はこのカウンタ４からのディジタル信号をアナロ
グ信号に変換するＤ／Ａ変換器、６はこのＤ／Ａ変換器
５からの信号と信号保持回路２からの信号とを比較する
比較器、ＳＷ２はＤ／Ａ変換器５からの信号を信号保持
回路２の入力側に与える第２のスイッチ手段である。
る０図において、１は所定の演算を行うマイクロプロセ
ッサ、２はこのマイクロプロセッサ１からの信号をアナ
ログ信号として保持する信号保持回路、３はマイクロプ
ロセッサ１の動作を監視する監視手段、ＳＷｌはこの監
視手段３によってマイクロプロセッサ１の動作異常が検
出されたとき信号保持回路２とマイクロプロセッサ１と
の間の接続を切り離す第１のスイッチ手段、４はカウン
タ、５はこのカウンタ４からのディジタル信号をアナロ
グ信号に変換するＤ／Ａ変換器、６はこのＤ／Ａ変換器
５からの信号と信号保持回路２からの信号とを比較する
比較器、ＳＷ２はＤ／Ａ変換器５からの信号を信号保持
回路２の入力側に与える第２のスイッチ手段である。
７はクロックと監視手段３からの信号と比較器６からの
信号を入力し、監視手段３がマイクロプロセッサ１の動
作異常を検出しない間は、比較器６からの信号が反転す
るまでカウンタ４にクロックを与えカウンタの値が所定
周期毎に信号保持回路２の出力に追随するようにし、監
視手段３がマイクロプロセッサ１の動作異常を検出する
と、前記の追随動作を停止しカウンタ４に信号保持回路
２の出力を保持させると共に第２のスイッチＳＷ２を駆
動するロジック回路である。
信号を入力し、監視手段３がマイクロプロセッサ１の動
作異常を検出しない間は、比較器６からの信号が反転す
るまでカウンタ４にクロックを与えカウンタの値が所定
周期毎に信号保持回路２の出力に追随するようにし、監
視手段３がマイクロプロセッサ１の動作異常を検出する
と、前記の追随動作を停止しカウンタ４に信号保持回路
２の出力を保持させると共に第２のスイッチＳＷ２を駆
動するロジック回路である。
（作用）
マイクロプロセッサ１が正常な動作をしている間は、マ
イクロプロセッサ１からの信号は第１のスイッチ手段Ｓ
Ｗ１を介して信号保持回路２を経由して出力される。こ
の状態では、カウンタ４の計数値は、比較器６、ロジッ
ク回路７を含むループによって信号保持回路２の出力に
追随している。
イクロプロセッサ１からの信号は第１のスイッチ手段Ｓ
Ｗ１を介して信号保持回路２を経由して出力される。こ
の状態では、カウンタ４の計数値は、比較器６、ロジッ
ク回路７を含むループによって信号保持回路２の出力に
追随している。
マイクロプロセッサ１が動作異常となると、ロジック回
路７は前記の追随動作を停止し、カウンタ４に保持され
ている計数値を第２のスイッチＳＷ２、信号保持回路２
を経由して出力する。
路７は前記の追随動作を停止し、カウンタ４に保持され
ている計数値を第２のスイッチＳＷ２、信号保持回路２
を経由して出力する。
（実施例）
以下図面を用いて、本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例を示す構成ブロック図であ
る。この実施例ではマイクロプロセッサを用いて調節計
を構成したものについて示しである８図において、第１
図の各部分と同じものには同一符号を付して示す、マイ
クロプロセッサ１において、１１は演算制御部（ＣＰＵ
）、１２は各種のプログラムやデータを格納したＲＯＭ
、１３はデータや演算式等を格納したＲＡＭ、１４は入
出力ボートとで、これらはバスを介して互いに接続され
ている。１５は比較器で、一方の入力端にマルチプレク
サ１６で選択されたプロセスからの測定信号Ｐｖや、設
定値〈目標値）信号Ｓｖを入力する。１６はマイクロプ
ロセッサ１からの演算結果をアナログ信号に変換するＤ
／Ａ変換器で、ここからのアナログ信号が信号保持回路
２に印加されている。なお、Ｄ／Ａ変換器１６の出力信
号は、比較器１５の他方の入力端に印加されており、測
定信号ｐｖや、設定値（目標値）信号ＳＶをデジタル信
号に変換する場合の、Ａ／Ｄ変換ループを形成している
。
る。この実施例ではマイクロプロセッサを用いて調節計
を構成したものについて示しである８図において、第１
図の各部分と同じものには同一符号を付して示す、マイ
クロプロセッサ１において、１１は演算制御部（ＣＰＵ
）、１２は各種のプログラムやデータを格納したＲＯＭ
、１３はデータや演算式等を格納したＲＡＭ、１４は入
出力ボートとで、これらはバスを介して互いに接続され
ている。１５は比較器で、一方の入力端にマルチプレク
サ１６で選択されたプロセスからの測定信号Ｐｖや、設
定値〈目標値）信号Ｓｖを入力する。１６はマイクロプ
ロセッサ１からの演算結果をアナログ信号に変換するＤ
／Ａ変換器で、ここからのアナログ信号が信号保持回路
２に印加されている。なお、Ｄ／Ａ変換器１６の出力信
号は、比較器１５の他方の入力端に印加されており、測
定信号ｐｖや、設定値（目標値）信号ＳＶをデジタル信
号に変換する場合の、Ａ／Ｄ変換ループを形成している
。
信号保持回路２において、ＳＯはマイクロプロセッサ１
からの信号によって駆動されるサンプル・ホールドスイ
ッチ、２０はホールド用コンデンサ、２１はアンプであ
る。マイクロプロセッサ１の動作を監視する監視手段３
としては、ウオッチドックタイマが用いられ、これがタ
イムアツプすると、マイクロプロセッサの動作異常が生
じたとして、ＦＡＴＬランプを点灯すると共に、そのＦ
ＡＩＬ信号をロジック回路７に出力するように構成され
ている。
からの信号によって駆動されるサンプル・ホールドスイ
ッチ、２０はホールド用コンデンサ、２１はアンプであ
る。マイクロプロセッサ１の動作を監視する監視手段３
としては、ウオッチドックタイマが用いられ、これがタ
イムアツプすると、マイクロプロセッサの動作異常が生
じたとして、ＦＡＴＬランプを点灯すると共に、そのＦ
ＡＩＬ信号をロジック回路７に出力するように構成され
ている。
ロジック回Ｆ！＠７は、クロックＣＬＫを入力するゲー
ト７１．７２、これらのゲートを制御するグー１−制御
回路７３、監視手段３からのＦＡＩＩ、信月とクロック
を入力し、第２のスイッチＳＷ２を駆動する同期回路７
４で構成されている。
ト７１．７２、これらのゲートを制御するグー１−制御
回路７３、監視手段３からのＦＡＩＩ、信月とクロック
を入力し、第２のスイッチＳＷ２を駆動する同期回路７
４で構成されている。
７０は手動操作手段で、増加スイッチｌＮＣ５減少スイ
ッチＤＥＣを有し、その出力がゲート制御回路７３に印
加されている。この手動操作手段７０は、マイクロプロ
セッサ１が動イヤ異常の状態で、出力信号Ｖｏｕ’ｔを
変更するような場合に用いられる。
ッチＤＥＣを有し、その出力がゲート制御回路７３に印
加されている。この手動操作手段７０は、マイクロプロ
セッサ１が動イヤ異常の状態で、出力信号Ｖｏｕ’ｔを
変更するような場合に用いられる。
この様に構成した装置の動作を次に説明する。
第３図は、動作の一例を示すタイムチャーＩ・である。
はじめにマイクロプロセッサ１の動作が正常に行われて
いるらのとする。この状態では、監視手段３はタイムア
ツプすることはなく、第１のスイッチＳＷｔは接点ａ（
ＩＪＪ（Ｄ／Ａ変換器１６＠）に接続されており、マイ
クロプロセッサ１による例えば比例、積分等の制御演算
結果は、Ｄ／Ａ変換器１６、第１のスイッチＳＷＩを経
て信号保持回路２からアナログ信号Ｖｏｕｔとして、（
ｄ）に示すように出力される。
いるらのとする。この状態では、監視手段３はタイムア
ツプすることはなく、第１のスイッチＳＷｔは接点ａ（
ＩＪＪ（Ｄ／Ａ変換器１６＠）に接続されており、マイ
クロプロセッサ１による例えば比例、積分等の制御演算
結果は、Ｄ／Ａ変換器１６、第１のスイッチＳＷＩを経
て信号保持回路２からアナログ信号Ｖｏｕｔとして、（
ｄ）に示すように出力される。
信号保持回路２の出力信号Ｖｏｕｔは、比較器６の一方
の入力端にも印加されており、ロジック回路７３は、比
較器６からの信号が反転するまで、クロックＣＬＫを例
えばゲート７１を開いて、カウンタ４のｔＪＰ＠子に印
加する。カウンタ４は、印加されるクロックを計数し、
Ｄ／Ａ変換器５は、これをアナログ信号Ｖｄに変換して
、比較器６の他方の入力端に印加する。
の入力端にも印加されており、ロジック回路７３は、比
較器６からの信号が反転するまで、クロックＣＬＫを例
えばゲート７１を開いて、カウンタ４のｔＪＰ＠子に印
加する。カウンタ４は、印加されるクロックを計数し、
Ｄ／Ａ変換器５は、これをアナログ信号Ｖｄに変換して
、比較器６の他方の入力端に印加する。
カウンタ４の計数値が（ｆ）に示すように増加し、Ｄ／
Ａ変換器５の出力Ｖｄが信号保持回路２からの出力信号
Ｖｏｕｔに等しくなると、比較器６の出力が＜ｇ）に示
すように反転する。
Ａ変換器５の出力Ｖｄが信号保持回路２からの出力信号
Ｖｏｕｔに等しくなると、比較器６の出力が＜ｇ）に示
すように反転する。
ロジック回路７は、比較器６からの反転信号を受け、カ
ウンタ４へのクロックの供給を停止し、カウンタ４の計
数値を（ｆ）に示すように保持させる。このカウンタ４
の計数値は、（ｂ）に示すクロックを分周して得られる
（ｅ）に示すリセットパルスによって、一定周期Ｔごと
にリセットされる。
ウンタ４へのクロックの供給を停止し、カウンタ４の計
数値を（ｆ）に示すように保持させる。このカウンタ４
の計数値は、（ｂ）に示すクロックを分周して得られる
（ｅ）に示すリセットパルスによって、一定周期Ｔごと
にリセットされる。
マイクロプロセッサ１の動作が正常の状態では、カウン
タ４、Ｄ／Ａ変換器５、比較器６、ロジック回路７で形
成されるループによって、カウンタ４に一定周期毎に信
号保持回路２の出力信号Ｖ。
タ４、Ｄ／Ａ変換器５、比較器６、ロジック回路７で形
成されるループによって、カウンタ４に一定周期毎に信
号保持回路２の出力信号Ｖ。
ｕｔに追随したデジタル信号が保持される。
この様な状態から、マイクロプロセッサ１の動牛に異常
が生ずると１、ユれを監視手段３が検出しくａ）に示す
ようなＦＡＩＬ信号を出力すると共に、第１のスイッチ
ＳＷＩを（ｈ）に示すように接点ａ側から接点す側（マ
イクロプロセッサ１からの出力を切り離）−）に駆動す
る。
が生ずると１、ユれを監視手段３が検出しくａ）に示す
ようなＦＡＩＬ信号を出力すると共に、第１のスイッチ
ＳＷＩを（ｈ）に示すように接点ａ側から接点す側（マ
イクロプロセッサ１からの出力を切り離）−）に駆動す
る。
ゲート制御回路７３は、監視手段３からのＦＡＩＬ信号
を受けると、カウンタ４に信号保持回路２の出力Ｖｏｕ
ｔに対応するデジタル信号が保持された時点で、カウン
タ４、Ｄ／Ａ変換器５、比較器６、ロジック回路７で形
成されるループを解除する。また、同期回路７４は監視
手段３からのＦＡＩＬ信号を受けると、次のサイクルか
らＦＡＩＬ信号がなくなるまで、（１）に示すように第
２のスイッチＳＷ２をオンに駆動する。
を受けると、カウンタ４に信号保持回路２の出力Ｖｏｕ
ｔに対応するデジタル信号が保持された時点で、カウン
タ４、Ｄ／Ａ変換器５、比較器６、ロジック回路７で形
成されるループを解除する。また、同期回路７４は監視
手段３からのＦＡＩＬ信号を受けると、次のサイクルか
らＦＡＩＬ信号がなくなるまで、（１）に示すように第
２のスイッチＳＷ２をオンに駆動する。
第２のスイッチＳＷ２がオンとなると、カウンタ４に保
持されているデジタル信号（このデジタル値は第１のス
イッチＳＷ１が駆動される直前の信号保持回路２の出力
Ｖｏｕｔに対応する）がＤ／Ａ変換器５を経てアナログ
信号に変換され、信号保持回路２の入力側に与えちる。
持されているデジタル信号（このデジタル値は第１のス
イッチＳＷ１が駆動される直前の信号保持回路２の出力
Ｖｏｕｔに対応する）がＤ／Ａ変換器５を経てアナログ
信号に変換され、信号保持回路２の入力側に与えちる。
従って、この状態での信号保持回路２からの出力信号Ｖ
ｏ ｕ ｔは、カウンタ４によってテジタル保持され
ているものであるから、長時間に亘ってドリフトするこ
とはない。
ｏ ｕ ｔは、カウンタ４によってテジタル保持され
ているものであるから、長時間に亘ってドリフトするこ
とはない。
この様な状態において、手動操作手段７０のスイッチＩ
ＮＣまたはＤＥＣを操作すると、ゲート制御回路７３は
これを受け、クロックをカウンタ４のＵＰ端子または、
ＤＮｎＡ子に印加する。従って、信号保持回路２からの
出力信号Ｖ ｏ ｕ ｔの値を手動によって変更させる
ことが出来る。
ＮＣまたはＤＥＣを操作すると、ゲート制御回路７３は
これを受け、クロックをカウンタ４のＵＰ端子または、
ＤＮｎＡ子に印加する。従って、信号保持回路２からの
出力信号Ｖ ｏ ｕ ｔの値を手動によって変更させる
ことが出来る。
なお、上記の実施例では比較器６は信号保持回路２のア
ンプ２１の出力電圧を入力するような構成としたもので
あるが、ホールド用コンデンサ２０の電圧を入力するよ
うにしてもよい。
ンプ２１の出力電圧を入力するような構成としたもので
あるが、ホールド用コンデンサ２０の電圧を入力するよ
うにしてもよい。
また、カウンタ４のデジタル信号をＤ／Ａ変換した出力
Ｖｄを、第２のスイッチ及び第１のスイッチｓｗ１を介
して信号保持回路２の入力側に与えるようにしたが、第
２のスイッチＳＷ２を介して直接信号保持回路２の入力
側に与えるようにしてもよい。
Ｖｄを、第２のスイッチ及び第１のスイッチｓｗ１を介
して信号保持回路２の入力側に与えるようにしたが、第
２のスイッチＳＷ２を介して直接信号保持回路２の入力
側に与えるようにしてもよい。
（発明の効果）
以上詳細に説明しなように、本発明によればマイクロプ
ロセッサが動作異常になった場合などにおいて、信号保
持回路の出力信号を長時間、ドリフトなくホールドする
ことのできるマイクロプロセッサ装置が実現できる。
ロセッサが動作異常になった場合などにおいて、信号保
持回路の出力信号を長時間、ドリフトなくホールドする
ことのできるマイクロプロセッサ装置が実現できる。
第１図は本発明の基本的な構成を示すブロック図、第２
図は本発明の一実施例を示す構成ブロック図、第３図は
その動作の一例を示すタイムチャーチである。 １・・・マイクロプロセッサ ２・・・信号保持回路 ３・・・監視手段 ４・・・カウンタ ５・・・Ｄ／Ａ変換器 ６・・・比較器 ７・・・ロジック回路 ＳＷＩ・・・第１のスイッチ ＳＷ２・・・第２のスイッチ 第１図 ’％５３図
図は本発明の一実施例を示す構成ブロック図、第３図は
その動作の一例を示すタイムチャーチである。 １・・・マイクロプロセッサ ２・・・信号保持回路 ３・・・監視手段 ４・・・カウンタ ５・・・Ｄ／Ａ変換器 ６・・・比較器 ７・・・ロジック回路 ＳＷＩ・・・第１のスイッチ ＳＷ２・・・第２のスイッチ 第１図 ’％５３図
Claims (1)
- 【特許請求の範囲】 所定の演算を行うマイクロプロセッサと、 このマイクロプロセッサからの信号をアナログ信号とし
て保持する信号保持回路と、 前記マイクロプロセッサの動作を監視する監視手段と、 この監視手段によってマイクロプロセッサの動作異常が
検出されたとき前記信号保持回路と前記マイクロプロセ
ッサとの間の接続を切り離す第１のスイッチ手段と、 カウンタと、 このカウンタからのディジタル信号をアナログ信号に変
換するＤ／Ａ変換器と、 このＤ／Ａ変換器からの信号と前記信号保持回路からの
信号とを比較する比較器と、 前記Ｄ／Ａ変換器からの信号を前記信号保持回路の入力
側に与える第２のスイッチ手段と、クロックと前記監視
手段からの信号と前記比較器からの信号を入力し、監視
手段がマイクロプロセッサの動作異常を検出しない間は
、比較器からの信号が反転するまで前記カウンタにクロ
ックを与えカウンタの値が所定周期毎に前記信号保持回
路の出力に追随するようにし、監視手段がマイクロプロ
セッサの動作異常を検出すると、前記の追随動作を停止
しカウンタに信号保持回路の出力を保持させると共に第
２のスイッチを駆動するロジック回路、 を備えたマイクロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153737A JPH0621992B2 (ja) | 1988-06-22 | 1988-06-22 | マイクロプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63153737A JPH0621992B2 (ja) | 1988-06-22 | 1988-06-22 | マイクロプロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01320543A true JPH01320543A (ja) | 1989-12-26 |
| JPH0621992B2 JPH0621992B2 (ja) | 1994-03-23 |
Family
ID=15568999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63153737A Expired - Fee Related JPH0621992B2 (ja) | 1988-06-22 | 1988-06-22 | マイクロプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621992B2 (ja) |
-
1988
- 1988-06-22 JP JP63153737A patent/JPH0621992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621992B2 (ja) | 1994-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |