JPH01320581A

JPH01320581A - 回路図の分割方法

Info

Publication number: JPH01320581A
Application number: JP63153394A
Authority: JP
Inventors: Hisayo Fukushima; 久代福島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1989-12-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕信号線より形成される複数のネットと、該複数のネット
を介して接続される複数の回路素子とからなる回路図を
所定サイズの複数のページに分割するための、回路図の
分割方法に関し、回路図を見る者にとってより見易いよ
うに回路図を分割することを目的とし、前記信号線の流れに沿って最も上流にある１の前記回路
素子の段数ＫをＫ＝１として、順次増大する段数Ｋを各
前記回路素子に割り当てるステップであって、各該回路
素子が有する出力端子に接続している回路素子の段数Ｋ
をもって前記ネットの段数Ｎとすると共に、各該回路素
子の入力端子に接続している該ネットの段数Ｎの最大値
に１を加えた値を前記段数にとして各前記回路素子毎に
割り当てる第１ステップと、前記ページの回路素子収容
面積で、全前記回路素子の総面積を除した枚数の前記ペ
ージの各々に、連続した数の段数Ｋを有する前記回路素
子を１単位として、１または複数単位ずつ各該ページに
分割して割り振る第２ステップど、各前記ページ内の前
記回路素子の総面積が相互に近い値になるように隣接す
るページ間で該回路素子の融通を行う第３ステップとか
ら構成する。

〔産業上の利用分野〕

本発明は、信号線より形成される複数のネットと、該複
数のネットを介して接続される複数の回路素子とからな
る回路図を所定サイズの複数のページに分割するための
、回路図の分割方法に関する。

近年、いわゆるＣ　Ａ　Ｄ（Ｃｏｍｐｕｔｅｒ　Ａｉｄ
ｅｄ　Ｄｅ！′ｉｉｇｎ）の普及は目覚しく、複雑かつ
大規模な回路図の作図には不可欠である。本発明はこの
ＣＡＤによる自動作図、特に大規模な回路図を複数のペ
ージによって表す場合の分割手法について言及する。

〔従来の技術〕

第６図は本発明の位置付けを明らかにするだめの図であ
り、回路図の自動作成の処理手順が人別して３つの作業
ブロック１．２および３からなることを示す。ブロック
１では、回路の接続情報および回路素子（以下、単に素
子とも呼ぶ）が入力される。ブロック２では、一定のペ
ージに収めるために回路を分割する。そしてブロック３
において、各ページごとの素子の自動配置（レイアウト
）および信号線の自動配線（ワイヤリング）を行う。

上記３種の作業ブロックのうち、本発明は特に作業ブロ
ック２に適用されるものである。

第７図は回路図の一部分の一例を示す図である。

ただし、これは説明のための全くの一例である。

回路図は、信号線１１より形成される複数のネット（Ｔ
字形のもの、Ｔ字とＬ字を組み合わせたもの、１字形の
もの等積々ある）１２と、これらのネット１２を介して
接続される複数の回路素子１３とからなる。シンボルの
ａ、ｂ・・・・・・ｅは例えば、ＦＯＲゲート、ＡＮＤ
ゲート・・・・・・フリップ・フロップ等からなる。こ
の回路図の回路素子の総面積が、一定の世イズのページ
（例えばＡ２１ｉｆ）の収容面積を超えるならば、複数
枚のページに分割して作図しなければならない。

第８図は従来の分割方法の手順を示すフローチャートで
ある。本図において、従来の手順は図示する６つのステ
ップ１〜ステップ６からなり、ステップ５および６の対
については、ステップ４で求めた素子について接続数の
大きい素子から１つずつ順次繰り返し実行される。

第９図は素子間の接続数を具体的に説明するための図で
あり、第８図の説明の際に現れた上記接続数の具体例で
ある。回路素子１３のうちシンボルｇとｈの間は、接続
数−２であり、シンボル１とＪについては接続数−３、
シンボルＪとｋおよびシンボル１とｋについてもそれぞ
れ３である。

か（して、第７図の回路図を分割した結果は第１０およ
び１１図に示す如くなる。第１０図は従来法により分割
された回路図の第１例を示し、第１１図は従来法により
分割された回路図の第２例を示す。両図において、１４
は分割された回路図をそれぞれ表すページである。ただ
し四隅の１つの部分を示す。また、＃１　、　＃２等は
、分割された信号線同士を結ぶ結合子である。

〔発明が解決しようとする課題〕

従来法による場合、シンボルａの回路素子１３に対して
、シンボルｂとＣの各素子の接続数は等しく、第１例（
第１０図）と第２例（第１１図）の２通りの結果が得ら
れてしまう。ここで第２例の方の結果を採用したとする
と、第１例の場合に比して見ずらい回路図となってしま
う、という問題がある。なぜなら、各ページにおける結
合子が、第１例よりも＃３の分だけ増光てしまうからで
ある。

本発明は、回路図を見る者にとってより見易いように回
路図を分割することのできる分割方法を提案することを
目的とする。

〔課題を解決するだめの手段〕

第１図は本発明の方法の原理ステップを示す図である。

まず第１ステップでは各回路素子の段数Ｋを各回路素子
毎に割り当てる。ここに段数には信号線の流れに沿って
に＝１．２．３・・・・・・の如く順次増大する値とす
る。

第２ステップでは、ページの回路素子収容面積（１ペー
ジ内で回路素子群および信号線を描き表し得る最大面積
）ＭＳで、全ての回路素子の総量枚数を決定し、これら
のページの各々に、連続した段数単位で回路素子を割り
振る。

第３ステップでは、各ページに均等に回路素子が収まる
よ゛うに、隣接ページ相互間で回路素子のやりとり、す
なわち融通を行う。

〔作　用〕

本発明では各回路素子について段数Ｋを定義し、信号線
の流れの上流から下流に向って順次Ｋが増大するように
設定する。これにより、回路素子間の接続関係のみなら
ず、信号線の流れを反映させることができ、無理のない
分割ができるから、結合子が不必要に増大することもな
い。

〔実施例〕

第２図は回路素子の段数を割り当てたー・例を示す図で
ある。ただし、説明を統一するため、第７図の回路図を
例にとっている。回路素子１３のうち、シンボルａは、
段数に＝１、シンボルｂはに＝２、シンボルＣおよびｄ
はに＝３、シンボルＣはに＝４となる。これを表で示す
と、下記表１の如くなる。

表１上記回路素子の段数には、Ｋ＝　ｍａｘ　（Ｑ）　＋　１である。ここにＱは、入力端子に接続しているネット１
２の投数Ｎである。上流側のＱの最大値（ｍａｘ　（Ｑ
）　）に、自分のステージ分の１を加えて、自己の段数
Ｋをなす。したがって起点の素子はに−１となる。上記
ネットの段数Ｎは、ネット１２Ａ。

１２Ｂ・１２Ｃおよび１２Ｄについて下記の表２の如く
なる。

表２一例を挙げると、シンボルｂの回路素子１３について見
ると、その入力端子ＩＮに接続しているネット１２Ａの
段数Ｎに＋１したものが、この回路素子（ｂ）の段数に
となる。この場合、ネット１２Ａの段数Ｎは、出力端子
ＯＵＴで接続している回路素子、すなわち素子（ａ）の
段数にであり、このＫはに＝１である。したがって、ネ
ット１２Ａの段数Ｎ１ｔＮ＝１となり、これに＋１した
２が、回路素子（ｂ）の段数Ｋ（Ｋ＝２）となる。

前述の第２ステップは次のとおりとなる。まず何枚のペ
ージを用意すればよいか決める。これは既述の□で定ま
る。仮に２ペ一ジ分（Ｐｏ。

Ｐｌ）が必要となるとすれば、全回路図を２分割するこ
とになるが、このときの回路素子は連続する段数Ｋを１
単位とし、１または複数単位で各ページ（ｐｏ　、　Ｐ
ｉ　）に割り振る。既述の表１を参照すれば、下記の表
３の如く、割り振ることができる。

表３表３は、素子ａ　−ｅの段数１．２．３および４につい
て（１ｖｓ２．３．４）　、（１，２ｖｓ３．４）、（
１＝　２．３ｖｓ４）の如く、連続する段数単位で割り
振りを行った結果を示す。

最後に第３ステップについてみると、シンボルａ、ｂ、
（：＋　ｄおよびｅの回路素子が下記表４のような面積
を有するものと仮定する。

表４ただし、数値は相対値としてみてもよいし、具体的に［
１１ｍ２単位の数値としてみてもよい。ここで再び図で
説明する。

第３図は本発明の第２ステップで分割された直後の例を
示す図、第４図は本発明の第３ステップで調整された後
の例を示す図である。まず第３図を見ると、ページＰａ
での回路素子の総面積は１５　（−１０＋５）　、ペー
ジＰ１での回路素子の総面積は４０　　（−１０＋５＋
２５）でバランスが悪い。そこで、ページＰ。に隣接す
るページＰ。

との間で回路素子の融通を図る。第４図の例では、もと
ページＰ１の素子Ｃが新たなページＰ。に組み入れられ
、ここに総面積は、２５（＝１０＋５＋１０）対３０　
　（５＋２５）となり、バランスが良くなる。バランス
がよいことも回路図を見易くする要因の１つである。

第５Ａおよび５Ｂは本発明の処理手順の一実施例を示す
フローチャートである。第１図の第１ステップに関連す
るのは、第５Ａ図のステップ３、第１図の第２ステップ
に関連するのは、第５Ａ図のステップ１、ステップ２お
よびステップ４、第１図の第３ステップに関連するのは
、第５Ａ図のステップ５、ステップ６および第５Ｂ図の
ステップ７である。ステップの順序が第１図と第５Ａお
よび５Ｂ図とで食い違うが、これはステップの順番には
こだわらないことを意味する。例えば、第５Ａ図のステ
ップ３は一番初めに済ませておいても構わない。

第５Ｂ図のステップ７は、全体としてｌ＝０゜１・・・
・・・ｎの順に繰り返され、内部はステップ７１〜７９
からなる。ステップ７１において、ＹＥＳのときは所要
枚数のページに全て回路素子が収まったことを意味し、
Ｎｏのときはページが足りないので（ステップ７８）、
新ページを、最後のページＰ、を分割して生成する（ス
テップ７９）。ステップ７２において、回路素子の総面
積が当該ページの収容面積の半分以上を占めていると判
断されれば理想的である。その場合、以後何の処理もし
ない（ステップ７３）。ステップ７４は、素子総面積が
半分に満たない場合であり、ステップ７５で次のページ
から素子を移動するく第４図参照）。

ステップ７６は、素子の総面積がページの収容面積を超
える場合であり、次ステップ７６で、次のページへ素子
を移動する。

〔発明の効果〕

以上説明したように本発明によれば、１つの回路図を複
数ページに亘って分割する場合、回路図を見る者にとっ
て見易いように自動的に分割することができる。

【図面の簡単な説明】

第１図は本発明の方法の原理ステップを示す図、第２図
は回路素子の段数を割り当てた一例を示す図、第３図は本発明の第２ステップで分割された直後の例を
示す図、第４図は本発明の第３ステップで調整された後の例を示
す図、第５Ａおよび５Ｂ図は本発明の処理手順の一実施例を示
すフローチャート、第６図は本発明の位置付けを明らかにするための図、第７図は回路図の一部分の一例を示す図、第８図は従来
の分割方法の手順を示すフローチャート、第９図は素子間の接続数を具体的に説明するための図、第１０図は従来法により分割された回路図の第１例を示
す図、第１１図は従来法により分割された回路図の第２例を示
す図である。１１・・・信号線、　　　　１２・・・ネット、１３・
・・回路素子、　　　１４・・・ページ、Ｋ・・・回路
素子の段数、Ｎ・・・ネットの段数。本発明の方法の原理ステツノを示す図第１図一例を示す図第２図Ｐｏ−１４−Ｐ。第３図本発明の第３スブノグで調整された後の例を示す図第４図 ≠（第５Ｂ図）本発明の処理手順の一実施例を示すフローチャート第５
Ａ図本発明の位置付けを明らかにするための口糸６図回路図の一部分の一例を示す図第７図従来の分割７ｊ法の千１頃をｉ？−ｊフローチャート素イ間の接続数を具体的に説明するだめの図第９図

Claims

【特許請求の範囲】１、信号線（１１）より形成される複数のネット（１２
）と、該複数のネット（１２）を介して接続される複数
の回路素子（１３）とからなる回路図を所定サイズの複
数のページ（１４）に分割するための、回路図の分割方
法において、前記信号線（１１）の流れに沿って最も上流にある１の
前記回路素子（１３）の段数ＫをＫ＝１として、順次増
大する段数Ｋを各前記回路素子（１３）に割り当てるス
テップであって、各該回路素子（１３）が有する出力端
子に接続している回路素子（１３）の段数Ｋをもって前
記ネット（１２）の段数Ｎとすると共に、各該回路素子
（１３）の入力端子に接続している該ネット（１２）の
段数の最大値Ｎに１を加えた値を前記段数Ｋとして各前
記回路素子（１３）毎に割り当てる第１ステップと、前
記ページ（１４）の回路素子収容面積で、全前記回路素
子（１３）の総面積を除した枚数の前記ページ（１４）
の各々に、連続した数の段数Ｋを有する前記回路素子（
１３）を１単位として、１または複数単位ずつ各該ペー
ジ（１４）に分割して割り振る第２ステップと、各前記ページ（１４）内の前記回路素子（１３）の総面
積が相互に近い値になるように隣接するページ（１４）
間で該回路素子（１３）の融通を行う第３ステップとを
有することを特徴とする回路図の分割方法。