JPH01241155A - Ｌｓｉのゲート配置方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＬＳＩのゲート及び端子の割付方式に係り、特
にＬＳＩの特定の領域で出力ゲートが同時に変化するこ
とにより給電能力の不足やノイズの発生あるいはクロス
トークを防止するのに好適な自動化実装方式に関する。

〔従来の技術〕

従来、ＬＳＩの端子決定方式として、特開昭５９−１９
７１８９号に記載のように、プリント板あるいはＬＳＩ
の相互結線が最短になるような端子割付方式がある。

〔発明が解決しようとする課題〕

上記従来技術は、端子を割付けるときの同時切替信号線
の隣接禁止等の電気的制約についての対策がなされてお
らず、端子割付作業を自動化するうえでの問題があった
。

本発明の目的は、ＬＳＩの正常な動作を実現するための
実装設計基準である同時切替制限、すなわち隣接領域内
で同時に変化する信号線の数を制限値内に納め、■、Ｓ
Ｉのゲートの配置と端子割付作業を自動化することにあ
る。

第１図にＴ、Ｓｒの信号を外部に接続する外部ゲートと
端子およびクロックとの関係を表したＬＳＩの図を示す
。第２図はその信号のタイムチャートである。第１図お
よび第２図において、クロック信号２は他のクロック信
号１２，２２．３２とは異相である。クロック信号２２
と２３は互いに同時に変化することのない排他クロック
であるが。

クロック信号１２とは親子関係にあり、親クロック１２
と同時に変化する。すなわち子クロック２２．２３は親
クロック１２の部分集合となっている。

したがって出力信号５は他の出力と同時に切替ることは
ないが、出力信号２５と１５、または出力信号３５と１
５は同時に切替ることがあり、出力ゲート２４や１４、
あるいは出力ゲート３４や１４を集中して配置すること
は避けなければならない。したがって対応する出力端子
の隣接配置も禁止する必要がある。

〔課題を解決するための手段〕

上記目的は、同相クロックを計数するためのカウンタと
、ゲートあるいは端子に割付けようとする信号が変化す
るクロック相を探索するための信号トレース手段とによ
り、所定領域内の同相クロック数が制限値を越えるが否
がを監視することによって達成される。

〔作用〕

第３図に同相クロックを計数するためのカウンタを示す
、第２図のクロック２により変化する出力信号数１０２
を計数するためのカウンタ２０２゜クロック１２または
２２により変化する出方信号数１１２または１２２を計
数するカウンタ２２２゜クロック１２または３２により
変化する出力信号数１１２または１３２を計数するカウ
ンタ２３２により、同時に切替る可能性のある出方信号
数の積算値が、各カウンタの出力３０２，３２２゜３３
２に出力される。

さらに詳細に説明すると、カウンタ２０２は、異相クロ
ック２で変化する出力信号を独立に計数する。カウンタ
２２２は親子関係にある出力１１２と１２２の何れも計
数する。カウンタ２３２も親子関係にある出力１１２と
１３２の何れをも計数する。このように、親子関係にあ
る出力については親と子の組合せによるカウンタを複数
設けることにより、同時切替数の計数を正確に行なえる
。

すなわち第２図で同時に切替ることのない出力信号２５
と３５を同一のカウンタで実際以上の積算をすることは
無くなる。

【実施例〕

以下１本発明の一実施例を第４図により説明する。これ
はＬＳＩの論理ファイル５１から出力ゲートの記述レコ
ードを読み出し、ＬＳＩ上に順次配置してい＜、ＬＳＩ
出力ゲート割付システムである。以下第５図のクロック
の説明図、第６図の同時切替カウンタと計数対象クロッ
クの対応表、第７図の出力ゲートとクロックの対応表を
参照して第５図の動作を説明する。

割付信号抽出部５２はＬＳＩ論理ファイル５１から出力
ゲートの記述レコードを順次読み出し、クロック信号ト
レース部５３に渡す。クロック信号トレース部５３は、
出方ゲートの前段の論理回路をＬＳＩ論理ファイル５１
のレコードをトレースすることによりたどって、前段の
フリップフロップに入力されているクロックを探し、第
７図の出力ゲートとクロックの対応表を作る。第７図に
て、出力ゲート（Ｇ１）はクロック（’ＣＬ　Ａ　）に
より切替ることを示している。カウンタ作成部６１はク
ロック相指定カード６ｏで指示されたクロック相にした
がって、同時切替出力数のカウンタを作る。クロック相
指定カード６ｏは第５図のように、クロック７１　（Ｃ
ＬＡ）とクロック７２（ＣＬＲ）とりｏ’７り７５　（
ＣＬＣ）　とは互イニ独立な排他クロックであること、
クロック７３（ＣＬ　ＲＸ）とクロック７４　（ＣＬＢ
Ｙ）は互いに排他であるがクロック７２　（Ｃ：ＬＢ）
を親クロツクとする子クロックであることを指示してい
る。

カウンタ作成部６１はこの指示に従ってカウンタ部５４
にカウンタ５５（Ａ）、カウンタ５６（ＢＸ）、カウン
タ５７　（ＦＩＹ）、カウンタ５８（Ｃ）を作成する。

各カウンタは第６図に示すように、同相クロックで計数
されるカウンタであり、例えばカウンタ５Ｂ（ＲＸ）は
クロック７２（ＣＬＢ）で切替る出力ゲート数とクロッ
ク７３（ＣＬ　Ｂ　Ｘ）で切替る出力ゲート数を計数す
る。

同時切替数チエツク部６２は、近接領域に割付可能な同
時切替の出力ゲート数を監視し、制限値以下であれば出
力ゲート割付部６３により出力ゲートの配置割付を行な
い、制限値を越えた場合は割付不可とする。なお同時切
替の制限値は各領域毎に所定の値を持つので、１つの領
域の出力ゲート割付が終了したら、カウンタ部５４の各
カウンタをリセットすると共に、同時切替数チエツク部
に次の領域の同時切替制限値をセットする。第７図には
１つの近接領域の同時切替制限値が３である場合に割付
可能な出力ゲートを破線で囲んで示した。すなわち出力
ゲートＧｌ、Ｇ２．Ｇ３はクロックＣＬ　Ａでカウント
されるカウンタＡのイ直が３なので割付可能である。出
力ゲートＧ２１゜Ｇ３１．Ｇ３２はクロックＣＬＢ、Ｃ
ＬＢＸでカウントされるカウンタＢＸの値が３なので割
付可能である。他の出力ゲートＧ４１．Ｇ４２．Ｇ５１
゜０５２、Ｇ５３についても同様に割付可能となる。

以上、本実施例ではＬＳＩの出力ゲート配置に必要な同
時切替数の制限遵守という実装設計基準を満足する出力
ゲート割付システムを実現できる。

また上記実施例では出力ゲートの割付について述べたが
、出力ゲートと接続される外部接続用の端子の割付につ
いても、同時切替制限を考慮した割付が可能になる。

〔発明の効果〕

本発明によれば、多数の外部ゲートや端子を有するＬＳ
Ｉにおいて、従来実装設計基準を考慮して人手で行なっ
ていた外部ゲートや端子の割付作業をデザインオートメ
ーションシステムとして自動化することが可能であり、
大規模な多品種のＬＳＩの作成が可能になる。

また入力ゲートが出力ゲートに囲まれている場合に、出
力ゲートが制限値を越えて多数同時に切替るとクロスト
ークを受けるが、この場合の入力ゲート及び端子の割付
チエツクも本技術により実現可能となる。

【図面の簡単な説明】

第１［ｉｉ！Ｉは本発明の課題を示す図、第２図は第１
図のタイムチャート、第３図は第１図の同相クロックを
計数するカウンタを示す図、第４図は本発明の一実施例
、第５図は第４図の実施例のタイムチャート、第６図は
実施例のカウンタとカウントすべきクロックを示す図、
第７図は実施例の出力ゲートとクロックの関係を示す図
である。 １・・・ＬＳＩ、２・・・クロックＭ　号、　３・、・
フリップフロップ、４・・・出力ゲート、６・・・出力
端子、５１・・・ＬＳＩ論理ファイル、５２・・・割付
信号抽出部、５３・・・クロック信号トレース部、５４
・・・カウンタ部、６ｏ・・・クロック相指定カード、
６１・・・カウンタ作成部、６２・・・同時切替数チエ
ツク部、６３・・・出力ゲート割付部。 第　Ｉ　り 第　２　口

Claims (1)

1. 【特許請求の範囲】 １、ＬＳＩの所定領域内で同時に切替るゲートの数を計
   数するため、異相クロックを各々計数する第１のカウン
   タと、あるクロックとそれを親クロックとしてその立上
   りまたは立下り時間が親クロックの部分集合である子ク
   ロックとの何れでも計数を行なう第２のカウンタと、各
   ゲートの前段に位置するフリップフロップに入力するク
   ロックを探索する信号トレース手段とを有し、信号トレ
   ース手段で得た所定領域内のゲートのクロックの数を第
   １のカウンタまたは第２のカウンタで積算し、積算値が
   所定の値を越える場合にはその領域内に当該ゲートの配
   置を禁止することを可能とする、ＬＳＩのゲート配置方
   式。 ２、特許請求の範囲第１項記載のカウンタと信号トレー
   ス手段により同時に切替るゲートの数の計数手段を有し
   、所定領域内で同時に切替る出力ゲートが所定の値を越
   える場合にはその領域内に入力ゲートの配置を禁止する
   ことを可能とする、ＬＳＩのゲート配置方式。