JPH0136259B2 - - Google Patents
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- Publication number
- JPH0136259B2 JPH0136259B2 JP56035826A JP3582681A JPH0136259B2 JP H0136259 B2 JPH0136259 B2 JP H0136259B2 JP 56035826 A JP56035826 A JP 56035826A JP 3582681 A JP3582681 A JP 3582681A JP H0136259 B2 JPH0136259 B2 JP H0136259B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- cathode
- thyristor
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は、ゲートターンオフ（GTO）サイリ
スタ構造に関する。
スタ構造に関する。
GTOサイリスタの従来構造は、第１図又は第
２図に示すものであつた。第１図は平面的には短
冊状のカソードN2層とゲートP2層を互いに入り
込んだ配置にする分割カソード型と呼ばれる。こ
のサイリスタは、小電流のものは何ら問題ない
が、数100A以上の大電流のものではカソードN2
層の接着する外部電極１とゲートP2層の接着す
るゲート電極２の電気的絶縁が問題になるし、構
造が複雑になるため製造コストが高くなる問題が
あつた。第２図の従来サイリスタは、P2ベース
層内に低抵抗層にしたゲート層P2 ++を埋込み形
成したもので、このサイリスタはカソードN2層
を分割型とすることを必要とせず単なるドーナツ
円状にする簡単な構造になるが、外付けゲート電
極に比してゲート層P2 ++の内部抵抗即ちゲート
電極３までの引出し抵抗が比較的大きくなる問題
がある。この内部抵抗を減らすには埋込層P2 ++
の互いの間隔を小さくすることが考えられるが、
サイリスタ導通時の損失が大きくなる欠点があ
る。
２図に示すものであつた。第１図は平面的には短
冊状のカソードN2層とゲートP2層を互いに入り
込んだ配置にする分割カソード型と呼ばれる。こ
のサイリスタは、小電流のものは何ら問題ない
が、数100A以上の大電流のものではカソードN2
層の接着する外部電極１とゲートP2層の接着す
るゲート電極２の電気的絶縁が問題になるし、構
造が複雑になるため製造コストが高くなる問題が
あつた。第２図の従来サイリスタは、P2ベース
層内に低抵抗層にしたゲート層P2 ++を埋込み形
成したもので、このサイリスタはカソードN2層
を分割型とすることを必要とせず単なるドーナツ
円状にする簡単な構造になるが、外付けゲート電
極に比してゲート層P2 ++の内部抵抗即ちゲート
電極３までの引出し抵抗が比較的大きくなる問題
がある。この内部抵抗を減らすには埋込層P2 ++
の互いの間隔を小さくすることが考えられるが、
サイリスタ導通時の損失が大きくなる欠点があ
る。
本発明の目的は、ゲート電極の内部抵抗を減
じ、さらにカソード導通領域の幅を狭くしてター
ンオフ性能を向上すると共に高周波動作を可能に
したGTOサイリスタを提供するにある。
じ、さらにカソード導通領域の幅を狭くしてター
ンオフ性能を向上すると共に高周波動作を可能に
したGTOサイリスタを提供するにある。
第３図は本発明の概念図を示し、幅広の短冊状
にカソードN2層を形成し、N2層中央部に対応す
るP2層内に低抵抗層P2 ++にした埋込ゲート層４
を分散配置し、N2層に挟まれたP2層には表面か
ら別の高不純物層からなる表面ゲート層５
（P2 ++）を分散配置し、この表面ゲート層５の表
面には酸化膜６をN2層にまたがつて分散配置す
ることでカソード電極７をN2層全面に覆うとき
にN2層とゲート層５の短絡を防止した構成とし、
埋込ゲート層４と表面ゲート層５の両方のゲート
作用でN2層を流れる負荷電流をターンオフさせ
る。８はアノード電極である。埋込ゲート層４と
表面ゲート層５及びN2層の平面的特徴を以下に
説明する。
にカソードN2層を形成し、N2層中央部に対応す
るP2層内に低抵抗層P2 ++にした埋込ゲート層４
を分散配置し、N2層に挟まれたP2層には表面か
ら別の高不純物層からなる表面ゲート層５
（P2 ++）を分散配置し、この表面ゲート層５の表
面には酸化膜６をN2層にまたがつて分散配置す
ることでカソード電極７をN2層全面に覆うとき
にN2層とゲート層５の短絡を防止した構成とし、
埋込ゲート層４と表面ゲート層５の両方のゲート
作用でN2層を流れる負荷電流をターンオフさせ
る。８はアノード電極である。埋込ゲート層４と
表面ゲート層５及びN2層の平面的特徴を以下に
説明する。
ターンオン時間及びターンオフ時間の短いこと
が重要となる高周波用GTOサイリスタでは、実
効カソードN2層の幅（第２図のWo）が狭いこと
が望まれるが、埋込ゲート構造で幅Woを小さく
するとエピタキシヤル単結晶成長時のオートドー
プの影響でWoが短縮されることになりターンオ
ン動作に悪影響を及ぼす。そこで、本発明におい
ては、第４図に要部拡大図を示すように、分割
N2層に挟まれる部分に表面ゲート層５を設ける
ことにより、埋込ゲート層４の幅Wbを小さくす
るも実効カソード層の幅WNが狭くなり、しかも
埋込ゲート層４の互いの間隔Wgを大きくしてオ
ートドープの影響をなくす。また、実効カソード
層の幅WNを極めて小さくすることでターンオフ
させるときに必要なゲート電流を小さく即ちター
ンオフ利得を大きくし、埋込ゲート層４と表面ゲ
ート層５の両方の協動によりターンオフ時のゲー
ト内部抵抗を小さくしてターンオフ速度を一層早
める。さらに、表面ゲート層５を酸化膜で絶縁す
ることでカソード側の主電極７は分割形成する必
要なく、その形成を容易にするし大電流を流すの
を可能とする。
が重要となる高周波用GTOサイリスタでは、実
効カソードN2層の幅（第２図のWo）が狭いこと
が望まれるが、埋込ゲート構造で幅Woを小さく
するとエピタキシヤル単結晶成長時のオートドー
プの影響でWoが短縮されることになりターンオ
ン動作に悪影響を及ぼす。そこで、本発明におい
ては、第４図に要部拡大図を示すように、分割
N2層に挟まれる部分に表面ゲート層５を設ける
ことにより、埋込ゲート層４の幅Wbを小さくす
るも実効カソード層の幅WNが狭くなり、しかも
埋込ゲート層４の互いの間隔Wgを大きくしてオ
ートドープの影響をなくす。また、実効カソード
層の幅WNを極めて小さくすることでターンオフ
させるときに必要なゲート電流を小さく即ちター
ンオフ利得を大きくし、埋込ゲート層４と表面ゲ
ート層５の両方の協動によりターンオフ時のゲー
ト内部抵抗を小さくしてターンオフ速度を一層早
める。さらに、表面ゲート層５を酸化膜で絶縁す
ることでカソード側の主電極７は分割形成する必
要なく、その形成を容易にするし大電流を流すの
を可能とする。
埋込ゲート層４と表面ゲート層５の幅は、具体
的にはWN＝100μ（100KHz以上の動作を可能にす
る）とすると、Wb＝250μ、Wd＝250μ、We＝
300μにして埋込ゲート層間隔Wg＝750μにするこ
とができる。これは第２図で実効カソード幅Wo
＝100μとする場合の埋込ゲート層間隔が100μ以
下になるのに比して約５倍に拡大できることを意
味する。
的にはWN＝100μ（100KHz以上の動作を可能にす
る）とすると、Wb＝250μ、Wd＝250μ、We＝
300μにして埋込ゲート層間隔Wg＝750μにするこ
とができる。これは第２図で実効カソード幅Wo
＝100μとする場合の埋込ゲート層間隔が100μ以
下になるのに比して約５倍に拡大できることを意
味する。
次に、第２図に示す従来素子と本発明に基づい
た素子の比較を試作実験結果で示す。比抵抗50Ω
−cmのＮ形シリコン基板の両面にガリウム（Ga）
を表面濃度５×107、深さ30μ拡散してP1N1P2層
を形成し、次いでP2層表面に埋込ゲート層とな
る高濃度ボロン層を酸化膜を使つた選択拡散法で
拡散する。この埋込ゲート層の形成に従来素子と
してWo＝100μにし、本発明素子としてWg＝
750μとした。いずれもボロン拡散結果は表面濃
度２×1020、拡散深さ10μであつた。この拡散に
続いて、P2層全表面に比抵抗５Ω−cmのＰ形単
結晶層を厚さ25μエピタキシヤル成長させた。
た素子の比較を試作実験結果で示す。比抵抗50Ω
−cmのＮ形シリコン基板の両面にガリウム（Ga）
を表面濃度５×107、深さ30μ拡散してP1N1P2層
を形成し、次いでP2層表面に埋込ゲート層とな
る高濃度ボロン層を酸化膜を使つた選択拡散法で
拡散する。この埋込ゲート層の形成に従来素子と
してWo＝100μにし、本発明素子としてWg＝
750μとした。いずれもボロン拡散結果は表面濃
度２×1020、拡散深さ10μであつた。この拡散に
続いて、P2層全表面に比抵抗５Ω−cmのＰ形単
結晶層を厚さ25μエピタキシヤル成長させた。
次に本発明素子のものではカソードN2層は幅
（2WN＋Wb）を450μ、間隔（We）を300μにした
短冊状の長さ４mmでエピタキシヤル層表面の酸化
膜に窓明して燐を拡散することで形成した。これ
に対して従来素子として、幅４mmの同心円状に酸
化膜の窓明した後燐を拡散してN2層及びN3層を
形成した。このときの拡散結果は表面濃度１×
1020、拡散深さ8μであつた。次に、本発明素子で
はN2層に挟まれる部分（幅We）の中間部に幅
Wd＝250μ、長さはN2層を分断する方法で選択拡
散法により表面濃度２×1020、拡散深さ6μにボロ
ンを高濃度拡散し、次いで全表面を低温酸化法で
酸化膜を形成した。この酸化膜形成は従来素子も
同様にした。
（2WN＋Wb）を450μ、間隔（We）を300μにした
短冊状の長さ４mmでエピタキシヤル層表面の酸化
膜に窓明して燐を拡散することで形成した。これ
に対して従来素子として、幅４mmの同心円状に酸
化膜の窓明した後燐を拡散してN2層及びN3層を
形成した。このときの拡散結果は表面濃度１×
1020、拡散深さ8μであつた。次に、本発明素子で
はN2層に挟まれる部分（幅We）の中間部に幅
Wd＝250μ、長さはN2層を分断する方法で選択拡
散法により表面濃度２×1020、拡散深さ6μにボロ
ンを高濃度拡散し、次いで全表面を低温酸化法で
酸化膜を形成した。この酸化膜形成は従来素子も
同様にした。
次に、従来素子及び本発明素子共にアノード
P1層側に金を塗布し、850℃で30分の金拡散処理
でアノード電極を形成した。次いで、本発明素子
では酸化膜６を残してN2層側酸化膜を除去し、
従来素子ではN2層とN3層に挟まれるP2層表面を
残して酸化膜を除去し、全面にアルミニウムを厚
さ10μ蒸着してカソード側及びゲート電極を形成
した。第５図は本発明素子をカソード側から見た
平面図でそのＶ―V′線に沿つた断面図を第６図
に示す。図中、９，９′はゲート電極である。
P1層側に金を塗布し、850℃で30分の金拡散処理
でアノード電極を形成した。次いで、本発明素子
では酸化膜６を残してN2層側酸化膜を除去し、
従来素子ではN2層とN3層に挟まれるP2層表面を
残して酸化膜を除去し、全面にアルミニウムを厚
さ10μ蒸着してカソード側及びゲート電極を形成
した。第５図は本発明素子をカソード側から見た
平面図でそのＶ―V′線に沿つた断面図を第６図
に示す。図中、９，９′はゲート電極である。
この従来素子と本発明素子の特性比較結果は、
従来素子が電圧降下が大きくゲート電流でオン状
態を保持するサイリスタ動作が不可能であつたの
に対して、本発明素子はゲート電流0.5Aで正常
にターンオン動作し、電圧降下も10A／cm2で1.8V
であつた。また、本発明素子ではスイツチング速
度がオン・オフ何れも3μs以下の高速動作を得る
ことができた。
従来素子が電圧降下が大きくゲート電流でオン状
態を保持するサイリスタ動作が不可能であつたの
に対して、本発明素子はゲート電流0.5Aで正常
にターンオン動作し、電圧降下も10A／cm2で1.8V
であつた。また、本発明素子ではスイツチング速
度がオン・オフ何れも3μs以下の高速動作を得る
ことができた。
以上のとおり、本発明によれば、実質的に実効
カソード幅を小さくしてターン・オフ速度を早
め、しかもターンオフに必要なゲート電流が小さ
くかつゲート内部抵抗を小さくできる効果があ
る。
カソード幅を小さくしてターン・オフ速度を早
め、しかもターンオフに必要なゲート電流が小さ
くかつゲート内部抵抗を小さくできる効果があ
る。
第１図は従来のカソード分割型GTOサイリス
タ構造図、第２図は従来の埋込ゲート型GTOサ
イリスタ構造図、第３図は本発明を概念的に示す
GTOサイリスタ構造図、第４図は本発明を説明
するための要部拡大図、第５図は本発明に基づい
たGTOサイリスタの平面図、第６図は第５図に
おけるＶ―V′線に沿つた断面図である。 ４…埋込ゲート層、５…表面ゲート層、６…酸
化膜、７…カソード電極、８…アノード電極、
９，９′…ゲート電極。
タ構造図、第２図は従来の埋込ゲート型GTOサ
イリスタ構造図、第３図は本発明を概念的に示す
GTOサイリスタ構造図、第４図は本発明を説明
するための要部拡大図、第５図は本発明に基づい
たGTOサイリスタの平面図、第６図は第５図に
おけるＶ―V′線に沿つた断面図である。 ４…埋込ゲート層、５…表面ゲート層、６…酸
化膜、７…カソード電極、８…アノード電極、
９，９′…ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ P1N1P2N2の４層を有し、カソードN2層は分
割形成し、該カソードN2層に挟まれた部分のP2
層には該P2層に較べて高い不純物濃度にした表
面ゲート層５を形成し、カソードN2層と対向す
るP2層にはカソードN2層中央部に対向して該カ
ソードN2層の幅よりも小さくした低抵抗の埋込
ゲート層４を形成した構造を特徴とするゲートタ
ーンオフサイリスタ。 ２ 特許請求の範囲第１項において、上記表面ゲ
ート層５の表面には該ゲート層５を挟む両側のカ
ソードN2層の端部にまたがつた分散配置の酸化
膜６を形成し、上記カソードN2層及び酸化膜６
面にカソード電極を一体形成したことを特徴とす
るゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56035826A JPS57149772A (en) | 1981-03-12 | 1981-03-12 | Gate turn off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56035826A JPS57149772A (en) | 1981-03-12 | 1981-03-12 | Gate turn off thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57149772A JPS57149772A (en) | 1982-09-16 |
| JPH0136259B2 true JPH0136259B2 (ja) | 1989-07-31 |
Family
ID=12452753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56035826A Granted JPS57149772A (en) | 1981-03-12 | 1981-03-12 | Gate turn off thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57149772A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60166161U (ja) * | 1984-04-11 | 1985-11-05 | 株式会社明電舎 | Ｇｔｏサイリスタ |
-
1981
- 1981-03-12 JP JP56035826A patent/JPS57149772A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57149772A (en) | 1982-09-16 |
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