JPH0137025B2 - - Google Patents
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- Publication number
- JPH0137025B2 JPH0137025B2 JP58054251A JP5425183A JPH0137025B2 JP H0137025 B2 JPH0137025 B2 JP H0137025B2 JP 58054251 A JP58054251 A JP 58054251A JP 5425183 A JP5425183 A JP 5425183A JP H0137025 B2 JPH0137025 B2 JP H0137025B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- row
- compression circuit
- compressed
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明はデータ圧縮方式に関し、とくに、２値
化画像を含むデータの圧縮方式に関する。
化画像を含むデータの圧縮方式に関する。
(B) 技術の背景
画像情報を含むデータは膨大なものとなるため
このデータをフアクシミリを用いて送受信を行う
場合や、画像処理を行う場合、圧縮した形でデー
タの転送を行う。
このデータをフアクシミリを用いて送受信を行う
場合や、画像処理を行う場合、圧縮した形でデー
タの転送を行う。
このデータの圧縮は高速にかつ簡単な構成で行
うことが画像処理の高速化および装置の小型化の
ためにも望ましい。
うことが画像処理の高速化および装置の小型化の
ためにも望ましい。
(C) 従来の技術と問題点
従来、データ圧縮を行う場合は、圧縮すべきデ
ータを一括して圧縮処理を行うため、大量のデー
タを一括して格納するメモリや、この大量データ
の転送のため回路構成が複雑となる欠点があつ
た。
ータを一括して圧縮処理を行うため、大量のデー
タを一括して格納するメモリや、この大量データ
の転送のため回路構成が複雑となる欠点があつ
た。
(D) 発明の目的
本発明はかかる従来の欠点に鑑みなされたもの
で簡単な回路構成で大量のデータを圧縮すること
のできるデータ圧縮方式を提供することを目的と
する。
で簡単な回路構成で大量のデータを圧縮すること
のできるデータ圧縮方式を提供することを目的と
する。
(E) 発明の構成
そしてこの目的は本発明によれば、行列状に配
列される画素群により表わされる画像データを圧
縮するデータ圧縮方式において、 前記画像データを行ごとに圧縮して行圧縮デー
タを出力する行方向圧縮回路と、 該行圧縮データを列方向に並べて得られる列デ
ータを列方向に圧縮する列方向圧縮回路とを備
え、 前記画像データを行方向および列方向に圧縮す
るようにしたことを特徴とするデータ圧縮方式を
提供することにより達成される。
列される画素群により表わされる画像データを圧
縮するデータ圧縮方式において、 前記画像データを行ごとに圧縮して行圧縮デー
タを出力する行方向圧縮回路と、 該行圧縮データを列方向に並べて得られる列デ
ータを列方向に圧縮する列方向圧縮回路とを備
え、 前記画像データを行方向および列方向に圧縮す
るようにしたことを特徴とするデータ圧縮方式を
提供することにより達成される。
(F) 発明の実施例
以下図面を参照しながら本発明の実施例を詳述
する。
する。
図面は本発明の実施例構成図であつて、Ｍは画
像メモリ、Ｂはバツフアメモリ、A1は行（横）
方向圧縮回路、G1〜G7は行バツフアメモリ、C1，
C2はカウンタ、Ｄはデコーダ、A2は列（縦）方
向圧縮回路、Ｊは表示部、である。
像メモリ、Ｂはバツフアメモリ、A1は行（横）
方向圧縮回路、G1〜G7は行バツフアメモリ、C1，
C2はカウンタ、Ｄはデコーダ、A2は列（縦）方
向圧縮回路、Ｊは表示部、である。
次にこの装置の動作を説明する。画像メモリＭ
から入力ストローブパルス（以下クロツクパルス
という）に同期して出力された画像データ原画像
データはバツフアメモリＢおよび横方向圧縮回路
A1へ入力される。バツフアメモリＢには４バイ
トのデータが並列に入力され、次のクロツク周期
において、画像メモリＭからこの４バイトのデー
タと同一列に属する４バイトのデータが直接横方
向圧縮回路A1へ並列に入力されるので、これら
８バイトのデータがROMで構成される横方向圧
縮回路A1のアドレスとして入力される。
から入力ストローブパルス（以下クロツクパルス
という）に同期して出力された画像データ原画像
データはバツフアメモリＢおよび横方向圧縮回路
A1へ入力される。バツフアメモリＢには４バイ
トのデータが並列に入力され、次のクロツク周期
において、画像メモリＭからこの４バイトのデー
タと同一列に属する４バイトのデータが直接横方
向圧縮回路A1へ並列に入力されるので、これら
８バイトのデータがROMで構成される横方向圧
縮回路A1のアドレスとして入力される。
この入力データのパターン配列に応じて、
ROM中に予め格納されている１バイトの画素情
報が出力され４デコーダＤによつて指示される行
バツフアGi（ｉ＝１〜７）に格納される。このよ
うにして行列状に配列される画素群のデータのう
ち同一行に属する８バイトのデータは列（横）方
向に１バイトに圧縮されたことになる。
ROM中に予め格納されている１バイトの画素情
報が出力され４デコーダＤによつて指示される行
バツフアGi（ｉ＝１〜７）に格納される。このよ
うにして行列状に配列される画素群のデータのう
ち同一行に属する８バイトのデータは列（横）方
向に１バイトに圧縮されたことになる。
前述の行バツフアの選択は次のようにして行わ
れる。
れる。
カウンタC1の計数値は、行バツフアGi内の記憶
領域の第地を指すが、この計数値が１バイト分に
達するとカウンタC1はリセツトされ計数値は零
になる。このときカウンタC1からカウンタC2へ
１つのパルスが出力されるのでカウンタC2計数
値は１となる。
領域の第地を指すが、この計数値が１バイト分に
達するとカウンタC1はリセツトされ計数値は零
になる。このときカウンタC1からカウンタC2へ
１つのパルスが出力されるのでカウンタC2計数
値は１となる。
このようにしてカウンタC1が１バイト分の計
数を完了する毎にカウンタC2の計数値が１ずつ
増加するので、カウンタC2の計数値はバツフア
を指示していることになる。カウンタC2の計数
値をデコーダＤでデコードしてその出力は、各行
バツフアG1〜G7に入力される。デコーダＤによ
り指示される行バツフアのみが横方向圧縮回路
A1から出力される画像データを格納する。原画
像データの第１行に属するデータは前述の如き操
作により圧縮され行バツフアG1に格納され、第
２行〜第７行に属する原画像のデータは圧縮され
た後各各バツフアG2〜G7に格納される。横方向
圧縮回路A1から出力される１バイト分の画像デ
ータは行バツフアG1から順にG2，G3…へ格納さ
れ、最後に行バツフアG7に１バイト分の画像デ
ータが格納されると、次に横方向圧縮回路A1か
ら出力される１バイト分画像データは直接縦方向
圧縮回路A2に入力される。これらのデータは行
（横）方向に圧縮された第１列〜第８列のデータ
を構成する。この場合カウンタC2、従つてデコ
ーダＤは行バツフアG1〜G7のいずれをも指示し
ないため、横方向圧縮回路A1の出力データはこ
れら行バツフアG1〜G7のいずれにも格納されな
い。
数を完了する毎にカウンタC2の計数値が１ずつ
増加するので、カウンタC2の計数値はバツフア
を指示していることになる。カウンタC2の計数
値をデコーダＤでデコードしてその出力は、各行
バツフアG1〜G7に入力される。デコーダＤによ
り指示される行バツフアのみが横方向圧縮回路
A1から出力される画像データを格納する。原画
像データの第１行に属するデータは前述の如き操
作により圧縮され行バツフアG1に格納され、第
２行〜第７行に属する原画像のデータは圧縮され
た後各各バツフアG2〜G7に格納される。横方向
圧縮回路A1から出力される１バイト分の画像デ
ータは行バツフアG1から順にG2，G3…へ格納さ
れ、最後に行バツフアG7に１バイト分の画像デ
ータが格納されると、次に横方向圧縮回路A1か
ら出力される１バイト分画像データは直接縦方向
圧縮回路A2に入力される。これらのデータは行
（横）方向に圧縮された第１列〜第８列のデータ
を構成する。この場合カウンタC2、従つてデコ
ーダＤは行バツフアG1〜G7のいずれをも指示し
ないため、横方向圧縮回路A1の出力データはこ
れら行バツフアG1〜G7のいずれにも格納されな
い。
かかる状態においては、縦方向圧縮回路A2の
入力端子には、行バツフアG1〜G7に格納されて
いる１バイト分の画像データと、横方向圧縮回路
A1から出力された１バイトの画像情報が並列に
現われることになる。
入力端子には、行バツフアG1〜G7に格納されて
いる１バイト分の画像データと、横方向圧縮回路
A1から出力された１バイトの画像情報が並列に
現われることになる。
この画像情報が縦方向圧縮回路A2に内蔵され
ているROMに対するアドレスとなる。
ているROMに対するアドレスとなる。
このROMには予め画像情報が格納されてお
り、その画像情報は、縦方向圧縮回路A2の入力
端子に現われる画像状報に対応したものとなる。
この画像情報は１バイトで表わされるものであ
り、この縦方向圧縮回路A2において画像情報は
１／８に圧縮されたことになる。又、この圧縮回路
A2には、８行分の画像データが入力されて、１
バイトの画像データに変換されるので列（縦）方
向に圧縮されたことになる。縦方向圧縮回路A2
の出力データは表示部Ｊへ入力されて、表示に供
される。
り、その画像情報は、縦方向圧縮回路A2の入力
端子に現われる画像状報に対応したものとなる。
この画像情報は１バイトで表わされるものであ
り、この縦方向圧縮回路A2において画像情報は
１／８に圧縮されたことになる。又、この圧縮回路
A2には、８行分の画像データが入力されて、１
バイトの画像データに変換されるので列（縦）方
向に圧縮されたことになる。縦方向圧縮回路A2
の出力データは表示部Ｊへ入力されて、表示に供
される。
なお、同図において、入力ストローブパルス
は、バツフアＢへの画像データの出し入れを制御
するためのもので、この入力ストローブパルスに
同期してバツフアＢへ画像データの出し入れが行
われる。また入力タイミング制御部Ｆは入力スト
ローブパルスを受けて、カウンタC1の計数動作
のタイミング制御を行う。つまり、横方向圧縮回
路A1から圧縮データが出力されるタイミングに
合せせて、カウンタC1が計数動作を行うべく、
制御パルスをカウンタC1に供給する。またこの
制御パルスはNAND回路Ｎに供給されデコーダ
Ｄがいずれの行バツフアG1〜G7をも指示しない
期間中にのみ出力されるＨ（ハイー）レベルのパ
ルス信号とのAND論理によつて、Ｌ（ロー）レベ
ルの信号を出力し、このＬレベルの信号によつ
て、縦方向圧縮回路A2からのデータの出力タイ
ミングを制御する。
は、バツフアＢへの画像データの出し入れを制御
するためのもので、この入力ストローブパルスに
同期してバツフアＢへ画像データの出し入れが行
われる。また入力タイミング制御部Ｆは入力スト
ローブパルスを受けて、カウンタC1の計数動作
のタイミング制御を行う。つまり、横方向圧縮回
路A1から圧縮データが出力されるタイミングに
合せせて、カウンタC1が計数動作を行うべく、
制御パルスをカウンタC1に供給する。またこの
制御パルスはNAND回路Ｎに供給されデコーダ
Ｄがいずれの行バツフアG1〜G7をも指示しない
期間中にのみ出力されるＨ（ハイー）レベルのパ
ルス信号とのAND論理によつて、Ｌ（ロー）レベ
ルの信号を出力し、このＬレベルの信号によつ
て、縦方向圧縮回路A2からのデータの出力タイ
ミングを制御する。
(G) 発明の効果
以上説明したように本発明によるデータ圧縮方
式は、行方向に配列されたデータ圧縮する操作
と、列方向に配列されたデータを圧縮する操作と
を別別に行うため、圧縮操作時に、圧縮操作に供
されるデータ量が少くて済み圧縮操作のために必
要なメモリの容量が小さくて済みかつデータ送受
のための回路構成も簡素となる。
式は、行方向に配列されたデータ圧縮する操作
と、列方向に配列されたデータを圧縮する操作と
を別別に行うため、圧縮操作時に、圧縮操作に供
されるデータ量が少くて済み圧縮操作のために必
要なメモリの容量が小さくて済みかつデータ送受
のための回路構成も簡素となる。
図は本発明の実施例構成図である。
Ｍ：画像メモリ、Ｂ：バツフアメモリ、A1：
横方向圧縮回路、A2：縦方向圧縮回路、G1〜
G7：行バツフアメモリ、C1，C2：カウンタ、
Ｄ：デコーダ、Ｊ：表示部。
横方向圧縮回路、A2：縦方向圧縮回路、G1〜
G7：行バツフアメモリ、C1，C2：カウンタ、
Ｄ：デコーダ、Ｊ：表示部。
Claims (1)
- 【特許請求の範囲】 １ 行列状に配列される画素群により表わされる
画像データを圧縮するデータ圧縮方式において、
前記画像データを行ごとに圧縮して行圧縮データ
を出力する行方向圧縮回路と、 該行圧縮データを列方向に並べて得られる列デ
ータを列方向に圧縮する列方向圧縮回路とを備
え、 前記画像データを行方向および列方向に圧縮す
るようにしたことを特徴とするデータ圧縮方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054251A JPS59178874A (ja) | 1983-03-30 | 1983-03-30 | デ−タ圧縮方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054251A JPS59178874A (ja) | 1983-03-30 | 1983-03-30 | デ−タ圧縮方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178874A JPS59178874A (ja) | 1984-10-11 |
| JPH0137025B2 true JPH0137025B2 (ja) | 1989-08-03 |
Family
ID=12965326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054251A Granted JPS59178874A (ja) | 1983-03-30 | 1983-03-30 | デ−タ圧縮方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178874A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE465347B (sv) * | 1984-04-25 | 1991-08-26 | Matsushita Electric Works Ltd | Bildsaendningssystem foer sampling och komprimering av bilddata i ett tv-bildfaelt |
| JP2591187B2 (ja) * | 1989-09-28 | 1997-03-19 | 日本電気株式会社 | データ圧縮方法 |
-
1983
- 1983-03-30 JP JP58054251A patent/JPS59178874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59178874A (ja) | 1984-10-11 |
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