JPH0139236B2 - - Google Patents
Info
- Publication number
- JPH0139236B2 JPH0139236B2 JP54138342A JP13834279A JPH0139236B2 JP H0139236 B2 JPH0139236 B2 JP H0139236B2 JP 54138342 A JP54138342 A JP 54138342A JP 13834279 A JP13834279 A JP 13834279A JP H0139236 B2 JPH0139236 B2 JP H0139236B2
- Authority
- JP
- Japan
- Prior art keywords
- plating
- photoresist
- layer
- pattern
- noble metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
本発明は高密度多層基板の製造方法に関し、特
にコンピユータまたは電子交換機等を用いるIC、
LSIまたは超LSI等の集積回路実装用の高密度な
耐熱性多層回路基板の製造方法に関する。
にコンピユータまたは電子交換機等を用いるIC、
LSIまたは超LSI等の集積回路実装用の高密度な
耐熱性多層回路基板の製造方法に関する。
従来の多層基板の製造は、厚膜による製造方法
または薄膜による製造方法により行なつている。
厚膜による多層回路基板の製造の場合、厚膜ペー
ストをスクリーン印刷するため、100μ（ミクロ
ン）以下のパターンおよび一辺が250μ以下の方
形のヴイアホールを有する多層基板を形成するこ
とは非常にむずかしい。一方、薄膜による多層回
路基板の製造の場合、特にヴイアフイルの形成に
おいて、このヴイア高さをメツキ等で50μ以上に
し、一辺が100μ以下の方形にすると高さに対す
る密着面積が小さいため、フオトレジストを溶剤
等で剥離する時ヴイア部も同時に剥離してししま
うという欠点がある。さらにパターン幅は50μ以
下となると絶縁層の表面の粗さ等の関係で形成が
困難となる。このように通常の薄膜とメツキを利
用した方法でパターン幅30μ以下、方形のヴイア
サイズの一辺が100μ以下の多層基板を形成する
ことはむずかしい。
または薄膜による製造方法により行なつている。
厚膜による多層回路基板の製造の場合、厚膜ペー
ストをスクリーン印刷するため、100μ（ミクロ
ン）以下のパターンおよび一辺が250μ以下の方
形のヴイアホールを有する多層基板を形成するこ
とは非常にむずかしい。一方、薄膜による多層回
路基板の製造の場合、特にヴイアフイルの形成に
おいて、このヴイア高さをメツキ等で50μ以上に
し、一辺が100μ以下の方形にすると高さに対す
る密着面積が小さいため、フオトレジストを溶剤
等で剥離する時ヴイア部も同時に剥離してししま
うという欠点がある。さらにパターン幅は50μ以
下となると絶縁層の表面の粗さ等の関係で形成が
困難となる。このように通常の薄膜とメツキを利
用した方法でパターン幅30μ以下、方形のヴイア
サイズの一辺が100μ以下の多層基板を形成する
ことはむずかしい。
本発明の目的は上述の欠点を除去しパターン幅
30μ以下一辺がヴイアサイズ100μ以下の方形の高
密度耐熱性多層回路基板の製造方法を提供するこ
とにある。
30μ以下一辺がヴイアサイズ100μ以下の方形の高
密度耐熱性多層回路基板の製造方法を提供するこ
とにある。
この発明では、パターン属およびヴイア部を薄
膜およびメツキにより、絶縁層は厚膜によりそれ
ぞれ形成している。特に、薄膜とメツキのための
フオトレジストとを焼成することにより酸化また
は焼却し、次に、不必要な金属薄膜部分をエツチ
ングで除去している。このため、ヴイア部の剥離
もなく一辺が100μ以下の方形の形成が可能とな
る。次に絶縁層の表面研磨もしくはエツチング表
面の粗さ良好に制御することができるため30μ以
下のパターンの形成も可能となる。
膜およびメツキにより、絶縁層は厚膜によりそれ
ぞれ形成している。特に、薄膜とメツキのための
フオトレジストとを焼成することにより酸化また
は焼却し、次に、不必要な金属薄膜部分をエツチ
ングで除去している。このため、ヴイア部の剥離
もなく一辺が100μ以下の方形の形成が可能とな
る。次に絶縁層の表面研磨もしくはエツチング表
面の粗さ良好に制御することができるため30μ以
下のパターンの形成も可能となる。
この発明の製造方法は、耐熱性絶縁基板の上表
面に薄膜金属層を少なくとも１層形成する工程
と、該薄膜金属層上にフオトレジストを塗布し露
光し現像して所定のパターンを形成する工程と、
該所定のパターンに貴金属メツキをする工程と、
前記フオトレジストと貴金属メツキ上に二回目の
フオトレジストを塗布露光現像し所定のヴイアを
形成したあと所定のヴイア部に貴金属メツキする
工程と、前記耐熱性絶縁基板を焼成しフオトレジ
ストを除去する工程と、前記貴金属メツキ以外の
前記薄膜金属層をエツチングで除去する工程と、
前記耐熱性絶縁基板上表面および貴金属メツキを
覆うようにアルミナおよびガラス等からなる絶縁
層を塗布し焼成する工程と、該絶縁層の上表面を
研磨除去し前記貴金属メツキの所定のヴイア部を
露出する工程と少なくとも１回繰り返すことを特
徴としている。
面に薄膜金属層を少なくとも１層形成する工程
と、該薄膜金属層上にフオトレジストを塗布し露
光し現像して所定のパターンを形成する工程と、
該所定のパターンに貴金属メツキをする工程と、
前記フオトレジストと貴金属メツキ上に二回目の
フオトレジストを塗布露光現像し所定のヴイアを
形成したあと所定のヴイア部に貴金属メツキする
工程と、前記耐熱性絶縁基板を焼成しフオトレジ
ストを除去する工程と、前記貴金属メツキ以外の
前記薄膜金属層をエツチングで除去する工程と、
前記耐熱性絶縁基板上表面および貴金属メツキを
覆うようにアルミナおよびガラス等からなる絶縁
層を塗布し焼成する工程と、該絶縁層の上表面を
研磨除去し前記貴金属メツキの所定のヴイア部を
露出する工程と少なくとも１回繰り返すことを特
徴としている。
次に図面を参照して本発明を詳細に説明する。
第１図から第９図は本発明の一実施例を示す図
である。第１図では、所望の寸法精度を有するア
ルミナ（Al2O397ｇ）磁気基板１上にチタン
（Ti）またはタングステン（Ｗ）等の金属密着層
２が蒸着またはスパツタリングで1000Å（オング
ストロング）〜2000Åの厚さで形成されている。
さらに、その上表面にメツキ下地およびメツキ電
源のための貴金属層３（パラジウムPdまた白金
Pt）が蒸着またはスパツタリングで1000Å〜
2000Åの厚さで形成されている。
である。第１図では、所望の寸法精度を有するア
ルミナ（Al2O397ｇ）磁気基板１上にチタン
（Ti）またはタングステン（Ｗ）等の金属密着層
２が蒸着またはスパツタリングで1000Å（オング
ストロング）〜2000Åの厚さで形成されている。
さらに、その上表面にメツキ下地およびメツキ電
源のための貴金属層３（パラジウムPdまた白金
Pt）が蒸着またはスパツタリングで1000Å〜
2000Åの厚さで形成されている。
第２図ではフオトレジスト４が貴金属層３の上
表面にコーテイングされたあと、図示していない
所定のガラスマスクを利用して露光し、さらにス
プレー現像した状態を示す。ここで、フオトレジ
スト４は通常ドライフイルムと呼ばれる10μ以上
のフイルムタイプレジストを使用し、現像液はク
ロロセン（1.1.1トリクロロエタン）が用いられ
る。
表面にコーテイングされたあと、図示していない
所定のガラスマスクを利用して露光し、さらにス
プレー現像した状態を示す。ここで、フオトレジ
スト４は通常ドライフイルムと呼ばれる10μ以上
のフイルムタイプレジストを使用し、現像液はク
ロロセン（1.1.1トリクロロエタン）が用いられ
る。
次に現像で除去された部分に電解メツキにより
金（Au）パターン５を第３図のごとく形成する。
このとき、貴金属層３は電解Auメツキの電極層
となつており、また、金メツキパターン５の厚さ
は７〜8μパターン幅は30μである。
金（Au）パターン５を第３図のごとく形成する。
このとき、貴金属層３は電解Auメツキの電極層
となつており、また、金メツキパターン５の厚さ
は７〜8μパターン幅は30μである。
第４図に示す工程においては、上層パターンと
の接続のために２回目のフオトレジスト６が１回
目のフオトレジスト４と金パターン５の上層にコ
ーテイングされたあとで所定のガラスマスクによ
り露光現像され、さらに、一回目のメツキと同じ
く、貴金属層を電極とした電解金メツキを金パタ
ーン５上にかけることによりヴイア７を形成して
いる。ここで、ヴイア７の金メツキの厚さは50μ
以上ヴイアサイズは一辺が100μの方形で形成さ
れている。
の接続のために２回目のフオトレジスト６が１回
目のフオトレジスト４と金パターン５の上層にコ
ーテイングされたあとで所定のガラスマスクによ
り露光現像され、さらに、一回目のメツキと同じ
く、貴金属層を電極とした電解金メツキを金パタ
ーン５上にかけることによりヴイア７を形成して
いる。ここで、ヴイア７の金メツキの厚さは50μ
以上ヴイアサイズは一辺が100μの方形で形成さ
れている。
第５図は前工程の基板を900℃〜1000℃の空気
雰囲気炉に介して焼成した状態を示す。ここで、
前記フオトレジスト４とフオトレジスト６とは、
高温で焼却されかつ金パターン５の下層部の貴金
属層３と密着層２とは金パターン５およびアルミ
ナ磁器基板１に拡散または酸化し金パターン５の
密着を強固にする。また、金パターン５以外の貴
金属層３と密着層２とは拡散すると同時に密着層
２は完全に酸化される。
雰囲気炉に介して焼成した状態を示す。ここで、
前記フオトレジスト４とフオトレジスト６とは、
高温で焼却されかつ金パターン５の下層部の貴金
属層３と密着層２とは金パターン５およびアルミ
ナ磁器基板１に拡散または酸化し金パターン５の
密着を強固にする。また、金パターン５以外の貴
金属層３と密着層２とは拡散すると同時に密着層
２は完全に酸化される。
第６図に示すように、貴金属層３（パラジウム
Pdまたは白金Pt）をエツチング除去する。ここ
で、第１パターン層（金パターン５）と第１ヴイ
ア層（ヴイア７）とが完成する。このとき、密着
層２は酸化されており絶縁体となつている。
Pdまたは白金Pt）をエツチング除去する。ここ
で、第１パターン層（金パターン５）と第１ヴイ
ア層（ヴイア７）とが完成する。このとき、密着
層２は酸化されており絶縁体となつている。
第７図は前記金パターン５とヴイア７との上表
面に、さらにアルミナ、ガラスおよび結晶化ガラ
ス等からなる絶縁ペーストを全面にスクリーン印
刷し、さらに、900℃〜1000℃で空気雰囲気焼成
して、絶縁層８を形成した状態と示す。ここで、
絶縁層８の厚さは60μ以上になつている。
面に、さらにアルミナ、ガラスおよび結晶化ガラ
ス等からなる絶縁ペーストを全面にスクリーン印
刷し、さらに、900℃〜1000℃で空気雰囲気焼成
して、絶縁層８を形成した状態と示す。ここで、
絶縁層８の厚さは60μ以上になつている。
第８図に示す工程では、研磨盤を使用し前記絶
縁層８を20〜30μラツピング研磨して、ヴイア７
の金接続部分を露出させる。
縁層８を20〜30μラツピング研磨して、ヴイア７
の金接続部分を露出させる。
第９図は第１図から第８図までの工程をさらに
繰り返して多層化した断面図を示す。ここで、参
照数字２′は密着層、５′は金パターン、７′はヴ
イア、８′は絶縁層を示している。このようにし
て、本発明を利用した導体２層構成の高密度多層
基板が完成する。
繰り返して多層化した断面図を示す。ここで、参
照数字２′は密着層、５′は金パターン、７′はヴ
イア、８′は絶縁層を示している。このようにし
て、本発明を利用した導体２層構成の高密度多層
基板が完成する。
本発明には、フオトレジストとメツキとを繰り
返して金パターンとヴイアとを形成し、焼成して
フオトレジストを除去したあとで不要薄膜をエツ
チングすることと、絶縁層の研磨工程との組み合
せにより微細パターンおよび微少ヴイアを高精度
かつ高密度に形成できるという効果がある。
返して金パターンとヴイアとを形成し、焼成して
フオトレジストを除去したあとで不要薄膜をエツ
チングすることと、絶縁層の研磨工程との組み合
せにより微細パターンおよび微少ヴイアを高精度
かつ高密度に形成できるという効果がある。
第１図から第９図まではそれぞれ本発明の一実
施例を示す図である。 第１図から第９図において、１……アルミナ磁
気基板、２，２′……密着層、３……貴金属層、
４，６……フオトレジスト、５，５′……金パタ
ーン、７，７′……ヴイア、８，８′……絶縁層。
施例を示す図である。 第１図から第９図において、１……アルミナ磁
気基板、２，２′……密着層、３……貴金属層、
４，６……フオトレジスト、５，５′……金パタ
ーン、７，７′……ヴイア、８，８′……絶縁層。
Claims (1)
- 【特許請求の範囲】 １ 耐熱性絶縁基板の上表面に薄膜金属層を少な
くとも１層形成する第１の工程と、 該薄膜金属層上にフオトレジストを塗布し露光
し現像して所定のパターンを形成する第２の工程
と、 該所定のパターンに貴金属メツキをする第３の
工程と、 前記フオトレジストと貴金属メツキ上に２回目
のフオトレジストを塗布露光現像し所定のヴイア
を形成したあと所定ヴイア部に貴金属メツキをす
る第４の工程と、 前記耐熱性絶縁基板を焼成しフオトレジストを
除去する第５の工程と、 前記貴金属メツキ以外の前記薄膜金属層をエツ
チング除去する第６の工程と、 前記耐熱性絶縁基板上表面および貴金属メツキ
を覆うように絶縁層を塗布し焼成する第７の工程
と、 該絶縁層の上表面を研磨除去し前記貴金属メツ
キの所定ヴイア部を露出する第８の工程とを少な
くとも１回繰り返すことを特徴とする高密度多層
基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13834279A JPS5662398A (en) | 1979-10-26 | 1979-10-26 | Method of manufacturing high density multilayer board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13834279A JPS5662398A (en) | 1979-10-26 | 1979-10-26 | Method of manufacturing high density multilayer board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5662398A JPS5662398A (en) | 1981-05-28 |
| JPH0139236B2 true JPH0139236B2 (ja) | 1989-08-18 |
Family
ID=15219669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13834279A Granted JPS5662398A (en) | 1979-10-26 | 1979-10-26 | Method of manufacturing high density multilayer board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5662398A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121698A (ja) * | 1982-01-12 | 1983-07-20 | 株式会社日立製作所 | 多層配線基板 |
| JPS58119694A (ja) * | 1982-01-12 | 1983-07-16 | 株式会社日立製作所 | 配線基板の製造方法 |
| JPS58128797A (ja) * | 1982-01-27 | 1983-08-01 | 日本電気株式会社 | 多層セラミツク基板の製造方法 |
| JPH0695543B2 (ja) * | 1984-09-26 | 1994-11-24 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JPS61121392A (ja) * | 1984-11-19 | 1986-06-09 | 日本電信電話株式会社 | 多層配線の製造方法 |
| JPS649694A (en) * | 1987-07-01 | 1989-01-12 | Toyo Giken Kogyo Kk | Multilayer interconnection circuit board and manufacture thereof |
| JP2001007529A (ja) * | 1999-06-23 | 2001-01-12 | Ibiden Co Ltd | 多層プリント配線板及び多層プリント配線板の製造方法、半導体チップ及び半導体チップの製造方法 |
| JP5455116B2 (ja) * | 2009-10-24 | 2014-03-26 | 京セラＳｌｃテクノロジー株式会社 | 配線基板およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5064767A (ja) * | 1973-10-12 | 1975-06-02 | ||
| JPS51145853A (en) * | 1975-06-10 | 1976-12-15 | Nippon Electric Co | Method of fabricating ceramic membrane |
| JPS5346666A (en) * | 1976-10-07 | 1978-04-26 | Nippon Electric Co | Method of producing multilayer circuit substrate |
| JPS5392465A (en) * | 1977-01-24 | 1978-08-14 | Nippon Electric Co | Electronic circuit element board |
-
1979
- 1979-10-26 JP JP13834279A patent/JPS5662398A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5662398A (en) | 1981-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4119480A (en) | Method of manufacturing thick-film circuit devices | |
| JPH0213949B2 (ja) | ||
| US4963512A (en) | Method for forming conductor layers and method for fabricating multilayer substrates | |
| JPH0139236B2 (ja) | ||
| JPH07120647B2 (ja) | 基板上に配線を形成する方法およびリフトオフ膜 | |
| US3649392A (en) | Thin-film circuit formation | |
| JP2002111185A (ja) | バンプ付き配線回路基板及びその製造方法 | |
| JP2002076575A (ja) | 半導体装置用基板の製造方法 | |
| JPS6337694A (ja) | 回路基板の製造方法 | |
| JPS6155797B2 (ja) | ||
| JPH05145230A (ja) | ガラスセラミツク基板の配線パターン形成方法 | |
| US5773198A (en) | Method of forming high resolution circuitry by depositing a polyvinyl alcohol layer beneath a photosensitive polymer layer | |
| JPS6156879B2 (ja) | ||
| JPH0143476B2 (ja) | ||
| JPH05259615A (ja) | 回路導体の形成方法 | |
| JP2829345B2 (ja) | 薄膜基板の製造方法 | |
| JPH07254534A (ja) | 電子部品の外部電極形成方法 | |
| JPH03154214A (ja) | 導体パターン形成方法と磁気ヘッドの製造方法 | |
| JPH0644674B2 (ja) | 多層配線基板の製造方法 | |
| JPS5893296A (ja) | 多層配線基板の製造方法 | |
| JPH05335723A (ja) | プリント配線板の製造方法 | |
| JPH04180691A (ja) | セラミックス回路基板の製造方法 | |
| JPH0797697B2 (ja) | 回路基板の製造方法 | |
| JPS6285496A (ja) | 回路基板の製造方法 | |
| JPS6270594A (ja) | 選択メツキ法 |