JPH0139245B2 - - Google Patents
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- JPH0139245B2 JPH0139245B2 JP56059174A JP5917481A JPH0139245B2 JP H0139245 B2 JPH0139245 B2 JP H0139245B2 JP 56059174 A JP56059174 A JP 56059174A JP 5917481 A JP5917481 A JP 5917481A JP H0139245 B2 JPH0139245 B2 JP H0139245B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- terminal
- cmos
- input terminal
- transistor
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Links
- 230000002265 prevention Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はCMOS（相補性MOS）素子を含む
CMOS回路のラツチアツプ防止回路、特に
CMOS ICのラツチアツプ防止回路に関する。
CMOS回路のラツチアツプ防止回路、特に
CMOS ICのラツチアツプ防止回路に関する。
多電源を用いるCMOS ICは電源の投入順序に
よつてラツチアツプを起し、電源投入後も動作し
なかつたり、過大な電源電流が流れてICを破壊
したりすることがある。このラツチアツプ現象に
対しては、従来は印刷配線基板のカードエツジコ
ネクタの形状を工夫して対処するのが一般的に行
なわれている。第１図に示した具体例にもとづい
てこの方法を説明する。第１図において、印刷配
線基板１１はカードエツジコネクタ１３を持ち、
CMOS IC１２を搭載している。第１図に見られ
るように、カードエツジコネクタの端子のうち１
５，１６で示された端子は１４で示された端子よ
り、突き出している。この印刷配線基板１１をコ
ネクタに挿入するとき、端子１５，１６は端子１
４より先にコネクタのピンに接触する。この原理
に基づいて、端子１５，１６に負電源、アースを
配し、端子１４に正電源を配すれば、必ず負電源
が先にCMOS ICに印加されるのでラツチアツプ
が起きないことが知られている。
よつてラツチアツプを起し、電源投入後も動作し
なかつたり、過大な電源電流が流れてICを破壊
したりすることがある。このラツチアツプ現象に
対しては、従来は印刷配線基板のカードエツジコ
ネクタの形状を工夫して対処するのが一般的に行
なわれている。第１図に示した具体例にもとづい
てこの方法を説明する。第１図において、印刷配
線基板１１はカードエツジコネクタ１３を持ち、
CMOS IC１２を搭載している。第１図に見られ
るように、カードエツジコネクタの端子のうち１
５，１６で示された端子は１４で示された端子よ
り、突き出している。この印刷配線基板１１をコ
ネクタに挿入するとき、端子１５，１６は端子１
４より先にコネクタのピンに接触する。この原理
に基づいて、端子１５，１６に負電源、アースを
配し、端子１４に正電源を配すれば、必ず負電源
が先にCMOS ICに印加されるのでラツチアツプ
が起きないことが知られている。
このラツチアツプ現象のメカニズムを、第３図
及び第４図を参照して説明する。
及び第４図を参照して説明する。
２電源のCMOS ICは、第３図に示すように、
Ｎ形サブストレート１０４を用いるのが普通であ
り、そのCMOS ICの電源系の基本構成は、Ｎ形
サブストレート１０４の上には、正電源１０１を
加えるＮ層１０５、ＰチヤネルFET１０６、及
びＰウエル１０７が形成され、Ｐウエル１０７の
上には、アース電位１０２が加えられるＮ層１０
８及びＮチヤネルFET１１７、負電源１０３が
加えられるＰ層１０９が形成されている。
Ｎ形サブストレート１０４を用いるのが普通であ
り、そのCMOS ICの電源系の基本構成は、Ｎ形
サブストレート１０４の上には、正電源１０１を
加えるＮ層１０５、ＰチヤネルFET１０６、及
びＰウエル１０７が形成され、Ｐウエル１０７の
上には、アース電位１０２が加えられるＮ層１０
８及びＮチヤネルFET１１７、負電源１０３が
加えられるＰ層１０９が形成されている。
このような、CMOS ICにおいて、アース電位
１０２と正電源とが先に接続され、負電源が加わ
つていない状態では、Ｐウエル１０７とＮ形サブ
ストレート１０４間に存在するカツプリング容量
１１０により、正電源１０１からＰウエル１０７
へ電荷が移動し、Ｐウエル１０７の電位が正方向
へ上がつていくことになる。
１０２と正電源とが先に接続され、負電源が加わ
つていない状態では、Ｐウエル１０７とＮ形サブ
ストレート１０４間に存在するカツプリング容量
１１０により、正電源１０１からＰウエル１０７
へ電荷が移動し、Ｐウエル１０７の電位が正方向
へ上がつていくことになる。
Ｐウエル１０７内には、アース電位１０７に接
続されているＮ層１０８があり、このＮ層１０８
とＰウエル１０７とで構成されるPN接合のダイ
オード１１１は、Ｐウエル１０７の電位上昇によ
り順方向にバイアスされる。従つて、Ｎ層１０５
からカツプリング容量１１０を通じてＰウエル１
０７へ電流が流れ、さらに、Ｐウエル１０７から
Ｎ層１０８へ順方向バイアスにより電流が流れ
る。
続されているＮ層１０８があり、このＮ層１０８
とＰウエル１０７とで構成されるPN接合のダイ
オード１１１は、Ｐウエル１０７の電位上昇によ
り順方向にバイアスされる。従つて、Ｎ層１０５
からカツプリング容量１１０を通じてＰウエル１
０７へ電流が流れ、さらに、Ｐウエル１０７から
Ｎ層１０８へ順方向バイアスにより電流が流れ
る。
このため、Ｎ層１０５とＰウエル１０７との間
のＮ形サブストレート１０４の抵抗分１１２によ
つて、ＰチヤネルFET１０６のＰ層付近の電位
が、正電源１０１に比べて低くなり、Ｐチヤネル
FET１０６のＰ層１１５とＮ形サブストレート
１０４間とのPN結合が、順方向にバイアスされ
る。
のＮ形サブストレート１０４の抵抗分１１２によ
つて、ＰチヤネルFET１０６のＰ層付近の電位
が、正電源１０１に比べて低くなり、Ｐチヤネル
FET１０６のＰ層１１５とＮ形サブストレート
１０４間とのPN結合が、順方向にバイアスされ
る。
このとき、Ｐチヤネル１０６のＰ層１１５とＮ
形サブストレート１０４及びＰウエル１０７とで
構成されるPNP形寄生トランジスタ１１３と、
Ｎ形サブストレート１０４とＰウエル１０７及び
Ｎ層１１６とで構成されるNPN形寄生トランジ
スタ１１４とは、第４に示した等価回路を構成す
る。即ち、ＰチヤネルFET１０６のＰ層１１５
とＮ形サブストレート１０４間のPN接合が順方
向にバイアスされるということは、PNP形寄生
トランジスタ１１３のエミツタベース間が、順方
向バイアスになるのと等しいことになる。このよ
うな状態のとき、負電源が加わると、トランジス
タ１１３はオンになり、そのコレクタ電流はＰウ
エル１０７及びＰ層１０９に流れ、トランジスタ
１１４にベースバイアスが印加されることにな
る。従つて、トランジスタ１１４もオン状態とな
り、そのコレクタ電流は、Ｎ形サブストレート１
０４及びＮ層１０５に流れる。この電流は、トラ
ンジスタ１１３のベースバイアスとなり、トラン
ジスタ１１３のオン状態を持続させる。このよう
に、トランジスタ１１３と１１４とに、互いにベ
ースバイアスを掛け合う状態が持続し、正電源１
０１と負電源１０３との間に異常電流が流れ続け
る。これをラツチアツプ現象という。斯るラツチ
アツプ状態は、電源を切らない限り継続するた
め、過大電流により、ICを破壊してしまうこと
になる。
形サブストレート１０４及びＰウエル１０７とで
構成されるPNP形寄生トランジスタ１１３と、
Ｎ形サブストレート１０４とＰウエル１０７及び
Ｎ層１１６とで構成されるNPN形寄生トランジ
スタ１１４とは、第４に示した等価回路を構成す
る。即ち、ＰチヤネルFET１０６のＰ層１１５
とＮ形サブストレート１０４間のPN接合が順方
向にバイアスされるということは、PNP形寄生
トランジスタ１１３のエミツタベース間が、順方
向バイアスになるのと等しいことになる。このよ
うな状態のとき、負電源が加わると、トランジス
タ１１３はオンになり、そのコレクタ電流はＰウ
エル１０７及びＰ層１０９に流れ、トランジスタ
１１４にベースバイアスが印加されることにな
る。従つて、トランジスタ１１４もオン状態とな
り、そのコレクタ電流は、Ｎ形サブストレート１
０４及びＮ層１０５に流れる。この電流は、トラ
ンジスタ１１３のベースバイアスとなり、トラン
ジスタ１１３のオン状態を持続させる。このよう
に、トランジスタ１１３と１１４とに、互いにベ
ースバイアスを掛け合う状態が持続し、正電源１
０１と負電源１０３との間に異常電流が流れ続け
る。これをラツチアツプ現象という。斯るラツチ
アツプ状態は、電源を切らない限り継続するた
め、過大電流により、ICを破壊してしまうこと
になる。
一方、負電源１０３が正電流より先につ加わつ
た場合は、Ｐウエル１０７は負電位となるため、
Ｎ層１０８とＰウエル１０７間とのPN接合１１
１と、Ｐウエル１０７とＮ形サブストレート１０
４とのPN接合とには、それぞれ逆バイアスが印
加されることになる。このため、その後、正電源
１０１が加わつても、Ｐウエル１０７とＮ形サブ
ストレート１０４間の抵抗１１２に電流が流れる
ことはない。
た場合は、Ｐウエル１０７は負電位となるため、
Ｎ層１０８とＰウエル１０７間とのPN接合１１
１と、Ｐウエル１０７とＮ形サブストレート１０
４とのPN接合とには、それぞれ逆バイアスが印
加されることになる。このため、その後、正電源
１０１が加わつても、Ｐウエル１０７とＮ形サブ
ストレート１０４間の抵抗１１２に電流が流れる
ことはない。
従つて、PNP形寄生トランジスタ１１３にベ
ースバイアスが印加されず、このため、ラツチア
ツプ現象は発生しない。
ースバイアスが印加されず、このため、ラツチア
ツプ現象は発生しない。
以上に述べた従来技術は以下に述べる欠点を持
つている。第１に、印刷配線基板のコネクタ部分
をカードエツジ形でなく、いわゆる間接プラグイ
ン形式にすると、コネクタの形状でラツチアツプ
を防ぐことが不可能になる。間接プラグイン形式
とはオスとメスの二つのコネクタにより接続を行
うものであり、一方のコネクタを印刷配線基板に
固定する。間接プラグイン形式ではカードエツジ
コネクタより小形で多端子を得ることが可能にな
るが、ピンの形状に変化をもたせることは小形で
あるため技術的に困難であると同時に、価格も高
くなるという問題がある。第２の欠点は、コネク
タのピン配置は印刷配線基板内の回路パターンの
引きやすさや電気的特性面から決定されるが、従
来の方法ではこれに制約が加えられるので、設計
が困難になつたり、電気的特性が十分に確保でき
なかつたりというような欠点である。
つている。第１に、印刷配線基板のコネクタ部分
をカードエツジ形でなく、いわゆる間接プラグイ
ン形式にすると、コネクタの形状でラツチアツプ
を防ぐことが不可能になる。間接プラグイン形式
とはオスとメスの二つのコネクタにより接続を行
うものであり、一方のコネクタを印刷配線基板に
固定する。間接プラグイン形式ではカードエツジ
コネクタより小形で多端子を得ることが可能にな
るが、ピンの形状に変化をもたせることは小形で
あるため技術的に困難であると同時に、価格も高
くなるという問題がある。第２の欠点は、コネク
タのピン配置は印刷配線基板内の回路パターンの
引きやすさや電気的特性面から決定されるが、従
来の方法ではこれに制約が加えられるので、設計
が困難になつたり、電気的特性が十分に確保でき
なかつたりというような欠点である。
本発明の目的は以上に述べた従来技術の欠点を
解決して、特殊なコネクタを用いることなく間接
プラグインを可能にするCMOS回路のラツチア
ツプ防止回路を提供することにある。
解決して、特殊なコネクタを用いることなく間接
プラグインを可能にするCMOS回路のラツチア
ツプ防止回路を提供することにある。
以下図面を参照して本発明の実施例を説明す
る。
る。
第２図に示した本発明の一実施例による
CMOS CODEC（符号器兼復号器）ICのラツチア
ツプ防止回路は、CMOS CODEC IC３３とその
周辺回路３１，３２，３４，３５を搭載した印刷
配線基板上に形成される。本実施例は、ベース電
極がアース端子２１に接続され、エミツタ電極が
抵抗器３９を介して負電源端子２３に接続された
npn形のトランジスタ３８と、ベース電極が該
npnトランジスタ３８のコレクタ電極に接続さ
れ、エミツタ電極が正電源端子２２に接続され、
コレクタ電極がCMOS CODEC IC３３の正電源
入力端子＋に接続されたpnpトランジスタ３７
と、正電源入力端子（図示せず）が前記pnpトラ
ンジスタのコレクタ電極に接続され、出力端子が
CMOS CODEC IC３３の基準電源入力端子
VREFに接続された基準電源供給用の演算増幅器
３６とを有し、CMOS CODEC IC３３の負電源
入力端子−が負電源端子２３に接続されたことを
特徴とする。そして、負電源、正電源、基準電源
の順にCMOS CODEC IC３３に電圧を供給する
ものである。
CMOS CODEC（符号器兼復号器）ICのラツチア
ツプ防止回路は、CMOS CODEC IC３３とその
周辺回路３１，３２，３４，３５を搭載した印刷
配線基板上に形成される。本実施例は、ベース電
極がアース端子２１に接続され、エミツタ電極が
抵抗器３９を介して負電源端子２３に接続された
npn形のトランジスタ３８と、ベース電極が該
npnトランジスタ３８のコレクタ電極に接続さ
れ、エミツタ電極が正電源端子２２に接続され、
コレクタ電極がCMOS CODEC IC３３の正電源
入力端子＋に接続されたpnpトランジスタ３７
と、正電源入力端子（図示せず）が前記pnpトラ
ンジスタのコレクタ電極に接続され、出力端子が
CMOS CODEC IC３３の基準電源入力端子
VREFに接続された基準電源供給用の演算増幅器
３６とを有し、CMOS CODEC IC３３の負電源
入力端子−が負電源端子２３に接続されたことを
特徴とする。そして、負電源、正電源、基準電源
の順にCMOS CODEC IC３３に電圧を供給する
ものである。
詳しくは、第２図において、端子２１にはアー
ス電位、端子２２には正電源、端子２３には負電
源、端子２４には基準電源が外部からコネクタを
経由して印加される。端子２５はアナログ信号の
入力端子であり、アナログ信号は増幅器３１を経
てCMOS CODEC IC３３に印加され、デイジタ
ル信号に変換されてバツフアIC３４を経由して
デイジタル信号出力端子２７に至る。逆にデイジ
タル入力信号は２８に印加され、バツフアIC３
５を経てCMOS CODEC IC３３に印加され、ア
ナログ信号に変換されて増幅器３２を経由してア
ナログ信号出力端子２６に至る。
ス電位、端子２２には正電源、端子２３には負電
源、端子２４には基準電源が外部からコネクタを
経由して印加される。端子２５はアナログ信号の
入力端子であり、アナログ信号は増幅器３１を経
てCMOS CODEC IC３３に印加され、デイジタ
ル信号に変換されてバツフアIC３４を経由して
デイジタル信号出力端子２７に至る。逆にデイジ
タル入力信号は２８に印加され、バツフアIC３
５を経てCMOS CODEC IC３３に印加され、ア
ナログ信号に変換されて増幅器３２を経由してア
ナログ信号出力端子２６に至る。
電源関係は、負電源はコネクタから直接３１，
３２，３３，３６の各IC，３９の抵抗器に供給
される。アースは３３，３４，３５のICと３８
のトランジスタに直接コネクタから供給される。
正電源は、pnpトランジスタ３７のエミツタに印
加され、そのコレクタから３１，３２，３３，３
６，３４，３５の各ICに供給される。トランジ
スタ３７は、負電源が印加されたときのみトラン
ジスタ３８、抵抗３９を介してベース電流が供給
され、オンとなる。基準電源は演算増幅器３６の
非反転入力端子＋に印加され、反転入力端子―へ
出力が帰還されているので、＋１の利得となり、
演算増幅器３６の出力端子には入力と同電位の基
準電圧が得られる。この電圧はCMOS CODEC
IC３３の基準電源入力端子VREFに接続される
が、演算増幅器３６は正電源、負電源が印加され
ないと動作しない。
３２，３３，３６の各IC，３９の抵抗器に供給
される。アースは３３，３４，３５のICと３８
のトランジスタに直接コネクタから供給される。
正電源は、pnpトランジスタ３７のエミツタに印
加され、そのコレクタから３１，３２，３３，３
６，３４，３５の各ICに供給される。トランジ
スタ３７は、負電源が印加されたときのみトラン
ジスタ３８、抵抗３９を介してベース電流が供給
され、オンとなる。基準電源は演算増幅器３６の
非反転入力端子＋に印加され、反転入力端子―へ
出力が帰還されているので、＋１の利得となり、
演算増幅器３６の出力端子には入力と同電位の基
準電圧が得られる。この電圧はCMOS CODEC
IC３３の基準電源入力端子VREFに接続される
が、演算増幅器３６は正電源、負電源が印加され
ないと動作しない。
以上の説明から明らかなように、本発明による
ラツチアツプ防止回路を用いれば、多電源を必要
とするCMOS回路の電源投入順序を負電源、正
電源、別の電源（基準電源）の順にすることがで
き、ラツチアツプを防止することができる。
ラツチアツプ防止回路を用いれば、多電源を必要
とするCMOS回路の電源投入順序を負電源、正
電源、別の電源（基準電源）の順にすることがで
き、ラツチアツプを防止することができる。
第１図は従来のラツチアツプ防止技術を説明す
るための平面図である。第１図において、１１は
印刷配線基板、１２はCMOS IC、１３はカード
エツジコネクタ、１４，１５，１６はカードエツ
ジコネクタの端子である。 第２図は本発明の一実施例によるラツチアツプ
防止回路を示した回路図である。第２図におい
て、２１はアース端子、２２は正電源端子、２３
は負電源端子、２４は基準電源端子、２５はアナ
ログ入力端子、２６はアナログ出力端子、２７は
デイジタル出力端子、２８はデイジタル入力端
子、３１，３２，３６は演算増幅器、３３は
CMOS CODEC IC、３４，３５はバツフアIC、
３７はpnpトランジスタ、３８はnpnトランジス
タ、３９は抵抗器である。 第３図はラツチアツプ現象を説明するための
CMOS ICの構造図、第４図はラツチアツプ現象
を説明するための寄生トランジスタ周辺の等価回
路図である。 １０４…Ｎ形サブストレート、１０５…Ｎ層、
１０６…Ｎ形サブストレート上に形成されている
ＰチヤネルFET、１０７…Ｐウエル、１１７…
Ｐウエル上に形成されているＮチヤネルFET、
１１０…Ｎ形サブストレートとＰウエル間の寄生
カツプリング容量、１１３，１１４…は寄生トラ
ンジスタ。
るための平面図である。第１図において、１１は
印刷配線基板、１２はCMOS IC、１３はカード
エツジコネクタ、１４，１５，１６はカードエツ
ジコネクタの端子である。 第２図は本発明の一実施例によるラツチアツプ
防止回路を示した回路図である。第２図におい
て、２１はアース端子、２２は正電源端子、２３
は負電源端子、２４は基準電源端子、２５はアナ
ログ入力端子、２６はアナログ出力端子、２７は
デイジタル出力端子、２８はデイジタル入力端
子、３１，３２，３６は演算増幅器、３３は
CMOS CODEC IC、３４，３５はバツフアIC、
３７はpnpトランジスタ、３８はnpnトランジス
タ、３９は抵抗器である。 第３図はラツチアツプ現象を説明するための
CMOS ICの構造図、第４図はラツチアツプ現象
を説明するための寄生トランジスタ周辺の等価回
路図である。 １０４…Ｎ形サブストレート、１０５…Ｎ層、
１０６…Ｎ形サブストレート上に形成されている
ＰチヤネルFET、１０７…Ｐウエル、１１７…
Ｐウエル上に形成されているＮチヤネルFET、
１１０…Ｎ形サブストレートとＰウエル間の寄生
カツプリング容量、１１３，１１４…は寄生トラ
ンジスタ。
Claims (1)
- １ CMOS素子を含み、正電源入力端子、負電
源入力端子及びこれら入力端子の電圧とは別の電
圧の入力端子を有するCMOS回路のラツチアツ
プ防止回路において、ベース電極がアース端子に
接続され、エミツタ電極が抵抗器を介して負電源
端子に接続されたnpn形の第１のトランジスタ
と、ベース電極が該第１のトランジスタのコレク
タ電極に接続され、エミツタ電極が正電源端子に
接続され、コレクタ電極が前記CMOS回路の前
記正電源入力端子に接続されたpnp形の第２のト
ランジスタと、正電源入力端子が前記第２のトラ
ンジスタのコレクタ電極に接続され、出力端子が
前記CMOS回路の前記別の電圧の入力端子に接
続された前記別の電圧供給用の演算増幅器とを有
し、前記CMOS回路の負電源入力端子が前記負
電源端子に接続されたことを特徴とするCMOS
回路のラツチアツプ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56059174A JPS57174935A (en) | 1981-04-21 | 1981-04-21 | Latch-up prevention circuit for cmos circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56059174A JPS57174935A (en) | 1981-04-21 | 1981-04-21 | Latch-up prevention circuit for cmos circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57174935A JPS57174935A (en) | 1982-10-27 |
| JPH0139245B2 true JPH0139245B2 (ja) | 1989-08-18 |
Family
ID=13105754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56059174A Granted JPS57174935A (en) | 1981-04-21 | 1981-04-21 | Latch-up prevention circuit for cmos circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57174935A (ja) |
-
1981
- 1981-04-21 JP JP56059174A patent/JPS57174935A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57174935A (en) | 1982-10-27 |
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