JPH0141032B2 - - Google Patents
Info
- Publication number
- JPH0141032B2 JPH0141032B2 JP57092737A JP9273782A JPH0141032B2 JP H0141032 B2 JPH0141032 B2 JP H0141032B2 JP 57092737 A JP57092737 A JP 57092737A JP 9273782 A JP9273782 A JP 9273782A JP H0141032 B2 JPH0141032 B2 JP H0141032B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminals
- chip
- terminal
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置に関し、特にマスタ・ス
ライス方式による論理集積回路に関する。
ライス方式による論理集積回路に関する。
個々の入・出力端子に対応して夫々入力回路、
出力回路を有するマスタ・スライス方式の論理集
積回路に於ては、それら入・出力回路を構成する
のに必要なトランジスタ、抵抗等の素子群は、通
常入・出力端子にほぼ対応がつくように半導体チ
ツプ上の端子位置近傍に配置されるが、上記回路
を必要としない電源端子には、それに対応する素
子群は配置されない。またケースコストを低くお
さえるために、各品種についてマスタ・スライス
基板で決まる最大許容数以下の種々の必要端子数
が生ずるのに対応して、ケース端子数は、できる
だけ必要端子数に近いものを適用するのが好まし
い。
出力回路を有するマスタ・スライス方式の論理集
積回路に於ては、それら入・出力回路を構成する
のに必要なトランジスタ、抵抗等の素子群は、通
常入・出力端子にほぼ対応がつくように半導体チ
ツプ上の端子位置近傍に配置されるが、上記回路
を必要としない電源端子には、それに対応する素
子群は配置されない。またケースコストを低くお
さえるために、各品種についてマスタ・スライス
基板で決まる最大許容数以下の種々の必要端子数
が生ずるのに対応して、ケース端子数は、できる
だけ必要端子数に近いものを適用するのが好まし
い。
従来のマスタ・スライスに於ては、その搭載可
能ゲート数がさほど大きくなく、それに応じて、
必要端子数も高々数十端子であつたのが、近年の
微細加工技術の進展と共に搭載ゲート数が増大
し、最大端子数は従来の２倍近くを必要とするに
致つている。この結果、１つのマスタ・スライス
基板から派生する種々品種の端子数の範囲は、50
端子未満のものから、100端子以上のものに及び
非常に多様なケースが１つのマスタ・スライス基
板に適用されることになるため、チツプ設計の上
でチツプ上の電源端子位置と、ケースの電源端子
位置との対応をつけるのが、非常に困難になつて
きた。
能ゲート数がさほど大きくなく、それに応じて、
必要端子数も高々数十端子であつたのが、近年の
微細加工技術の進展と共に搭載ゲート数が増大
し、最大端子数は従来の２倍近くを必要とするに
致つている。この結果、１つのマスタ・スライス
基板から派生する種々品種の端子数の範囲は、50
端子未満のものから、100端子以上のものに及び
非常に多様なケースが１つのマスタ・スライス基
板に適用されることになるため、チツプ設計の上
でチツプ上の電源端子位置と、ケースの電源端子
位置との対応をつけるのが、非常に困難になつて
きた。
本発明は、この様な実情に鑑み、多様なケース
上の電源端子位置にチツプ上の電源粒子位置を自
由に対応させられる半導体チツプを提供すること
を目的とし、入・出力端子近傍で、該入・出力端
子に対応して入・出力回路を構成するのに必要な
素子群を有するマスタ・スライス半導体チツプに
於て、電源端子にも、上記入・出力回路の構成に
必要な素子群を対応させて配置することを特徴と
する。
上の電源端子位置にチツプ上の電源粒子位置を自
由に対応させられる半導体チツプを提供すること
を目的とし、入・出力端子近傍で、該入・出力端
子に対応して入・出力回路を構成するのに必要な
素子群を有するマスタ・スライス半導体チツプに
於て、電源端子にも、上記入・出力回路の構成に
必要な素子群を対応させて配置することを特徴と
する。
以下図を参照しながら本発明を説明する。第１
図は従来方法によるマスタ・スライスチツプの共
通パタンレイアウトを示すもので、１がチツプ外
殻、２〜８及び１７〜２３は入力端子、９〜１６
は入力にも出力にもできる端子、２４〜２９は電
源端子、３０は内部論理回路部で単にその全体を
枠で示す。又、３１〜４４は入力回路部、４５〜
５２は入力回路と出力回路を合わせた部分で、入
力回路部３１〜３４及び入力回路と出力回路を合
わせた部分４５〜５２のいずれもその全体を単に
枠で示す。又、右の一部は、左半面の折返し対称
と考えて良く、図が省略されている。
図は従来方法によるマスタ・スライスチツプの共
通パタンレイアウトを示すもので、１がチツプ外
殻、２〜８及び１７〜２３は入力端子、９〜１６
は入力にも出力にもできる端子、２４〜２９は電
源端子、３０は内部論理回路部で単にその全体を
枠で示す。又、３１〜４４は入力回路部、４５〜
５２は入力回路と出力回路を合わせた部分で、入
力回路部３１〜３４及び入力回路と出力回路を合
わせた部分４５〜５２のいずれもその全体を単に
枠で示す。又、右の一部は、左半面の折返し対称
と考えて良く、図が省略されている。
さて、電源端子２４〜２９には、それに対応す
る入力回路或いは出力回路が配置されていない。
従つて同チツプを搭載する全てのケースの電源端
子は、第１図のチツプ電源端子２４〜２９の位置
と、うまく対応が付く必要があり、特に、許容最
大端子数を使用する品種では、ケースに応じて電
源端子位置を変更することは、入・出力回路部を
有しない、電源端子位置を入・出力端子として使
用しなければならなくなり、入・出力端子が不足
してしまうために不可能になる。
る入力回路或いは出力回路が配置されていない。
従つて同チツプを搭載する全てのケースの電源端
子は、第１図のチツプ電源端子２４〜２９の位置
と、うまく対応が付く必要があり、特に、許容最
大端子数を使用する品種では、ケースに応じて電
源端子位置を変更することは、入・出力回路部を
有しない、電源端子位置を入・出力端子として使
用しなければならなくなり、入・出力端子が不足
してしまうために不可能になる。
第２図は、本発明を説明するためのチツプレイ
アウト図で、５３がチツプ外殻、５４〜８１がチ
ツプ端子、８２は、内部論理回路部、８３〜１０
０は入力回路部、１０１〜１１０は入力回路と出
力回路とを合わせた部分である。第２図も第１図
と同様、、右の一部は左半面と折返し対称と考え
て良く図が省略されている。
アウト図で、５３がチツプ外殻、５４〜８１がチ
ツプ端子、８２は、内部論理回路部、８３〜１０
０は入力回路部、１０１〜１１０は入力回路と出
力回路とを合わせた部分である。第２図も第１図
と同様、、右の一部は左半面と折返し対称と考え
て良く図が省略されている。
さて、第２図に於ては、チツプ端子の全てに入
力回路部、又は出力回路部が対応しているので、
第１図で説明したような、許容最大端子数使用時
の電源端子位置変更を伴う、入・出力端子不足は
生じない。ところで第２図に於て電源端子化され
た端子部分での端子からチツプ内部への電源配線
は、例えば、第３図のようになる。第３図に於て
１１１は、チツプ外殻の一部１１２，１１５は
夫々第２図の端子７８及び８１に対応し、入力端
子に割り当てられたもの、１１３，１１４は、
夫々第２図の端子７９及び８０に対応し、１１３
はVCC、１１４はGNDの夫々の電源端子に割り
当てられている。１１６〜１１９は、第２図９７
〜１００に対応する入力回路用の素子群、１２０
は、端子１１４と同電位の第２層配線１２１は端
子１１３と同電位の第２層配線で開孔１２３〜１
２６を経由して、第１層配線１２２に到り、さら
に開孔１２７〜１３２を経由して、結果として端
子１１３と同電位になる第２層配線１３５に到
る。１３３，１３４は、第１層配線１２２の内部
がくりぬかれていることを示す。さて、第３図に
於て、入力回路用の素子群１１７，１１８では、
入力回路用の配線接続は行なわれず、同位置で
は、VCC１３５、GND１２０の電源配線が通過
するだけである。尚、ここに於て、第１層配線１
２２のくりぬき部１３３及び１３４は、共通マス
タ基板上のコンタクト用開孔部のうち、無視し得
ないインピーダンスを経てチツプGND電位に導
通しているものと、VCC電位である第１層配線
１２２との接続をさけるために設けられたもので
ある。
力回路部、又は出力回路部が対応しているので、
第１図で説明したような、許容最大端子数使用時
の電源端子位置変更を伴う、入・出力端子不足は
生じない。ところで第２図に於て電源端子化され
た端子部分での端子からチツプ内部への電源配線
は、例えば、第３図のようになる。第３図に於て
１１１は、チツプ外殻の一部１１２，１１５は
夫々第２図の端子７８及び８１に対応し、入力端
子に割り当てられたもの、１１３，１１４は、
夫々第２図の端子７９及び８０に対応し、１１３
はVCC、１１４はGNDの夫々の電源端子に割り
当てられている。１１６〜１１９は、第２図９７
〜１００に対応する入力回路用の素子群、１２０
は、端子１１４と同電位の第２層配線１２１は端
子１１３と同電位の第２層配線で開孔１２３〜１
２６を経由して、第１層配線１２２に到り、さら
に開孔１２７〜１３２を経由して、結果として端
子１１３と同電位になる第２層配線１３５に到
る。１３３，１３４は、第１層配線１２２の内部
がくりぬかれていることを示す。さて、第３図に
於て、入力回路用の素子群１１７，１１８では、
入力回路用の配線接続は行なわれず、同位置で
は、VCC１３５、GND１２０の電源配線が通過
するだけである。尚、ここに於て、第１層配線１
２２のくりぬき部１３３及び１３４は、共通マス
タ基板上のコンタクト用開孔部のうち、無視し得
ないインピーダンスを経てチツプGND電位に導
通しているものと、VCC電位である第１層配線
１２２との接続をさけるために設けられたもので
ある。
以上に記した如く、本発明によれば、チツプ上
端子の任意位置で電源端子化が可能になるため、
種々のケースの電源端子位置との対応が自由に付
けられる。この結果、例えば、チツプ端子と、ケ
ース端子とを接続する際のボンデイング作業に最
適なチツプ端子をケースに合わせて決めることが
可能になり、また例えばケースのインダクタンス
によるノイズ防止のため、インダクタンスを低減
するべく、品種個別に電源端子数をケース、チツ
プ伴々、増設することも自由にできる。
端子の任意位置で電源端子化が可能になるため、
種々のケースの電源端子位置との対応が自由に付
けられる。この結果、例えば、チツプ端子と、ケ
ース端子とを接続する際のボンデイング作業に最
適なチツプ端子をケースに合わせて決めることが
可能になり、また例えばケースのインダクタンス
によるノイズ防止のため、インダクタンスを低減
するべく、品種個別に電源端子数をケース、チツ
プ伴々、増設することも自由にできる。
尚、以上では、チツプ上の全端子に入・出力回
路部が対応する例を示したが一部であつても本発
明の効果が損われないことは明白である。
路部が対応する例を示したが一部であつても本発
明の効果が損われないことは明白である。
第１図は従来のマスタ・スライスチツプの素子
群配置のようすを示す平面図、第２図は本発明の
マスタ・スライスチツプ素子群配置のようすを示
す平面図、第３図は第２図に示すチツプ端子の一
部を電源端子化した時のようすを示す平面図、で
ある。 なお図において、１……チツプ外殻、２〜２９
……チツプ端子、３０……内部回路部、３１〜５
２……入出力回路部、５３……チツプ外殻、５４
〜８１……チツプ端子、８２……内部回路部、８
３〜１１０……入出力回路部、１１１……チツプ
外殻の一部、１１２，１１５……信号用端子、１
１６〜１１９……入力回路用素子群、１１３，１
１４……電源用端子、１２０，１２１，１３５…
…第２層配線、１２３〜１２６，１２７〜１３２
……第１層配線と第２層配線を接続するための開
孔、１２２……第１層配線、１３３，１３４……
第１層配線１２２の内部のくりぬき部分、を示
す。
群配置のようすを示す平面図、第２図は本発明の
マスタ・スライスチツプ素子群配置のようすを示
す平面図、第３図は第２図に示すチツプ端子の一
部を電源端子化した時のようすを示す平面図、で
ある。 なお図において、１……チツプ外殻、２〜２９
……チツプ端子、３０……内部回路部、３１〜５
２……入出力回路部、５３……チツプ外殻、５４
〜８１……チツプ端子、８２……内部回路部、８
３〜１１０……入出力回路部、１１１……チツプ
外殻の一部、１１２，１１５……信号用端子、１
１６〜１１９……入力回路用素子群、１１３，１
１４……電源用端子、１２０，１２１，１３５…
…第２層配線、１２３〜１２６，１２７〜１３２
……第１層配線と第２層配線を接続するための開
孔、１２２……第１層配線、１３３，１３４……
第１層配線１２２の内部のくりぬき部分、を示
す。
Claims (1)
- １ 入・出力端子近傍に、該入・出力端子に対応
する入・出力回路を構成するのに必要な素子群を
有するマスタ・スライス半導体チツプに於て、電
源端子にも上記入・出力回路の構成に必要な素子
群を対応させて配置することを特徴とするマスタ
スライス半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092737A JPS58209158A (ja) | 1982-05-31 | 1982-05-31 | マスタスライス半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092737A JPS58209158A (ja) | 1982-05-31 | 1982-05-31 | マスタスライス半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58209158A JPS58209158A (ja) | 1983-12-06 |
| JPH0141032B2 true JPH0141032B2 (ja) | 1989-09-01 |
Family
ID=14062725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092737A Granted JPS58209158A (ja) | 1982-05-31 | 1982-05-31 | マスタスライス半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209158A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941852A (ja) * | 1982-06-24 | 1984-03-08 | ストレイジ・テクノロジ−・パ−トナ−ズ | 集積回路チツプ |
| JPS59139646A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS59159557A (ja) * | 1983-03-01 | 1984-09-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61204957A (ja) * | 1985-03-08 | 1986-09-11 | Hitachi Ltd | 大規模集積回路装置 |
| JPS61263241A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | ゲ−トアレイ |
| JPH05308136A (ja) * | 1992-04-01 | 1993-11-19 | Nec Corp | マスタスライス集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5561054A (en) * | 1978-10-30 | 1980-05-08 | Mitsubishi Electric Corp | Large scale integrated circuit |
| JPS58197746A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体集積回路装置 |
-
1982
- 1982-05-31 JP JP57092737A patent/JPS58209158A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58209158A (ja) | 1983-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5012185A (en) | Semiconductor integrated circuit having I/O terminals allowing independent connection test | |
| US5045725A (en) | Integrated standard cell including clock lines | |
| JPH02163960A (ja) | 半導体装置 | |
| JPH0141032B2 (ja) | ||
| JP2681427B2 (ja) | 半導体装置 | |
| US5698903A (en) | Bond pad option for integrated circuits | |
| JPS61208237A (ja) | マスタスライス集積回路 | |
| JPH06163700A (ja) | 集積回路装置 | |
| JPH04109624A (ja) | 半導体集積回路 | |
| JPH0237749A (ja) | マスタースライス型半導体装置 | |
| JPH03203363A (ja) | 半導体装置 | |
| JPH01132150A (ja) | 半導体チップのキャリア基板 | |
| JPS6126940Y2 (ja) | ||
| JPH069592Y2 (ja) | インバ−タ装置 | |
| JPS632149B2 (ja) | ||
| JP2555991B2 (ja) | パッケージ | |
| JPH0510379Y2 (ja) | ||
| JPS6221240A (ja) | 半導体装置の製造方法 | |
| JPH0586067B2 (ja) | ||
| JPH0774259A (ja) | 半導体記憶装置 | |
| JPH03228351A (ja) | 半導体装置 | |
| JPH07120570B2 (ja) | 抵抗チップ | |
| JPH03274765A (ja) | マスタスライス方式半導体装置 | |
| JPS6376345A (ja) | 出力マクロセルの構成方法 | |
| JPH05121647A (ja) | 半導体装置 |