JPH0141234Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、MOSFET特にＰ型Ｎ型の両方を用
いた相補型MOSFET回路に関する。

近年、記憶素子を集積化した集積回路、例えば
RAM，ROM，PROMなど多くのものが開発さ
れ市場に届けられている。これらのメモリーに対
する要求としては、 1.高集積度 2.低消費電力 3.高速度 などが上げられる。

本考案は、この３番目の高速度に関して考察さ
れたものである。メモリーを高速にするには、回
路全体にわたつて多くの要素がある。例えば、ア
ドレス回路からはじまつて、メモリー素子、セン
スアンプ回路、出力回路と多岐にわたつている。

本考案は、特にセンスアンプ回路に関するもの
であり、速度の大巾な改善を目的とするものであ
る。メモリー回路の読み出し過程は、メモリー素
子の状態が、ワード線を通してセンスアンプに入
力され、センスアンプが、この状態を判定し、出
力回路へ信号を伝達することでなされる。この過
程の内、メモリー素子の状態がワード線を通して
センスアンプに入力され、状態を判定するまでを
考えてみると、ワード線の充放電時間と、センス
アンプの判定時間がこの過程の速度を決めてい
る。したがつて、ワード線の充放電時間を短くす
れば速度が向上するのではあるが、集積度が高く
なつてくると、この容量を減らすことが難しくな
つてくるために、判定時間を短くすることが必要
になる。

本考案は、この点を解決するべくなされたもの
であり、低消費電力で判定時間の短いMOSFET
回路を提供することをその目的とする。本考案を
第１図、第２図を用いて説明する。

第１図は本考案を示すブロツク図であり、第２
図は１０１の内部の回路動作の電位特性を示す。

今、メモリー回路からの状態が、V_INとして低
電位側Ｌから高電位側Ｈへ変化する場合を考え
る。この時１０１の回路の動作は、第２図に示す
がごとくV_INがV_A程度になつた時にV_OUTにはＬを
出力する。逆にV_INがＨ→Ｌへ変化する時には、
V_INがV_B程度になつた時にＨを出力する。ここで
一例として１０１に通常のインバーターを用いた
回路で考えてみると、その遷移レベルはよく知ら
れているようにV_IN≒1/2（V_A＋V_B）にある。

本考案をこの例と比較すれば容易にわかるよう
に、例えばV_INがＬ→Ｈに変化する時には、本考
案ではメモリーからの信号V_INが、ＶＡになれば
V_OUTがＬになるのに対してインバーターの例で
はＶＡからさらに約1/2（ＶＢ＋ＶＡ）までV_IN
が高くなる必要がある。これは、メモリー素子に
よりワード線を充放電する時間が同じとすれば、
その情報を感知する時間が短縮されたことにな
り、速度が非常に向上されたことになる。また別
の例として第３図のようなものもある。これは３
０１，３０２をＰ−MOS、３０３をＮ−MOSと
し、３０１と３０４によりＣ点の電位を正電位か
らみてＰ−MOSの閾値近傍にしたものであり、
これにより遷移レベルをＮ−MOSの閾値近傍と
したものである。第４図にこの動作を示す。

第４図からわかるように、この回路では、V_IN
がＬ→Ｈへの変化に対しては、高速であることが
期待できるものの、逆にV_INがＨ→Ｌの場合には
遅くなる。これは例えば、アクセス時間が短くで
きてもサイクル時間が長いなどの問題をもつ。し
たがつて、本考案の動作第２図のような回路が望
ましい。

次に本考案を達成するための回路構成の例を第
５図に示す。５０１〜５０５はＰ−MOS、５０
６〜５１０はＮ−MOSを示す。５０１，５０６
と、５０３，５０７は各々入力V_INをゲートに受
けるインバーターを構成している。この回路動作
を説明する。

V_INがＨの時、V_INをゲートに受ける５０１，
５０３はOFFであり、５０６はONである。Ｄ点
の電位は５０６のONによりＬとなり、V_OUTの電
位はＬの状態にある。第５図において５０４，５
０５，５０９，５１０からなる２段のインバータ
ーは入力の変化を遅延する遅延回路としての機能
を有する。Ｄ点の電位がＬの時、５０４，５１０
はON、５０９，５０５はOFFであり、Ｅ点には
Ｄ点と同じＬが出力される。従つて、Ｅ点の電位
を入力する５０２はON、５０８はOFFであり、
V_INの電位がＨの時のV_OUTの電位は５０６のON
のみによりＬに保持される。一方、V_INがＬの時
の回路の電位レベルは、V_INがＨの時と全く逆の
状態となる。

V_INがＨ→Ｌへ変化すると、５０１，５０３が
徐々にONし、５０１，５０２，５０３を介して
Ｄ点が急速に充電され、Ｄ点及びV_OUTの電位は
ＬからＨ側に急速に変化する。この時５０６も
ON状態にあるが、５０２，５０３がONする分
Ｐ−MOS側のトータルのインピーダンスが小さ
くなるためＤ点の電位はＨになろうとする。Ｄ点
の電位がＬからＨに変化すると、５０９がON
し、次に５０５がONし、Ｄ点の電位がＨに変化
してから所定時間の遅れをもつてＥ点の電位がＨ
に変化する。この結果、５０２はONからOFF
に、５０８はOFFからONに変化する。しかし、
５０２，５０８のON，OFFの変化はV_INが変化
してから時間遅れを有しており、５０８がONし
たとして、V_INの電位は既にＬに近づいており、
５０６，５０７はOFF、５０１，５０３がONの
状態に変化しているため、Ｄ点の電位は５０１に
よりＨに変化したままとなつている。すなわち、
第５図における５０２，５０３は、V_INの電位が
Ｈ→Ｌに変化する時にＤ点及びV_OUTの電位を急
速にＬ→Ｈに変化させるために働く。

一方、V_INの電位がＬ→Ｈに変化する場合は、
以上の動作の全く逆の動作をすることになる。こ
の場合、５０７，５０８はV_INの電位のＬ→Ｈへ
の変化を受けて、Ｄ点及びV_OUTの電位を急速に
Ｈ→Ｌへ変化させるために働く。

第５図の回路動作のV_IN−V_OUT曲線は第２図の
特性を示すことになる。すなわち、V_INがＨ→Ｌ
へ変化する場合、V_IN＞V_Bの状態からV_A＜V_IN＜
V_Bの状態、V_IN＜V_Aの状態へと変化する。V_IN＞
V_Bの時、５０６がONであるが、V_INがV_Bの近傍
となりV_A＜V_IN＜V_Bと変化すると、５０１，５０
３がONし、かつ５０２がONしているため、
V_OUTの電位を急速にＨ側に変化させる。この後、
V_IN＜V_Aへと変化して５０１がON、５０６，５
０７がOFFし、V_OUTの電位はＨに保持される。

逆に、V_INがＬ→Ｈへ変化する場合、V_IN＜V_A
である時は５０１がONであるが、V_INがV_A＜V_IN
＜V_Bと変化すると、５０６，５０７がONし、か
つ５０８がONしているため、V_OUTの電位を急速
にＬ側に変化させ、５０１，５０３がOFFして
このＬが保持される。

このように、５０２，５０３，５０７，５０８
のON，OFFにより第５図の回路動作は第２図の
特性を示すこととなる。

以上本回路は、インバーターの時間遅れを利用
した本考案の一実施例である。

次に別の例を第６図に示す。

これは第５図の回路に６１１，６１２の抵抗を
新たに付加したものであり、６０４，６０５，６
０９，６１０，６１１，６１２でシユミツトトリ
ガー回路を構成したものである。この回路は第７
図のような電圧に対するヒステリシスをもつ。ヒ
ステリシスの程度は６１１，６１２の抵抗で制御
できる。

第６図の回路動作は、第５図の時間遅れの代わ
りに、第７図のヒステリシス特性を利用したもの
であり、第７図の入力、出力は第６図のＦ点、Ｇ
点の電位に対応する。例えば、V_INがＨ→Ｌに変
化する時、６０１，６０２，６０３を介してＦ点
は充電され、V_OUTは急速にＨ側に変化する。こ
の場合V_INの遷移レベルは第２図のV_B近傍とな
る。シユミツトトリガー回路はＦ点の電位がV_I
より高くならないと出力Ｇ点にＨが出力されない
ため、V_OUTがＨになるまで６０２はON、６０８
はOFFされている。従つて、６０６がONしてい
ても、６０１，６０２，６０３により急速に
V_OUTがＨに変化させられる。Ｆ点の電位がV_Iを
越えると、６０２がOFF、６０８がONする。し
かし、この時は既にV_INはＨからＬ側に変化して
おり、６０６，６０７がOFFに変化するため６
０８がONしてもＦ点及びV_OUTの電位は、６０１
によつてＨに保持される。

逆に、V_INがＬ→Ｈに変化する場合は、６０
６，６０７，６０８によつて、Ｆ点及びV_OUTの
電位は急速にＨからＬ側へと変化する。この場合
V_INの遷移レベルは第２図のV_A近傍となる。Ｆ点
の電位がV_Hより低くなつてからシユミツトトリ
ガー回路の出力Ｇ点にＬが出力される。従つて、
Ｇ点の電位がＬとなつて６０２をON、６０８を
OFFするが、この時にはV_INはＨに変化してお
り、６０１，６０３をOFF、６０６をONしてい
るため、６０６によりＦ点及びV_OUTの電位はＬ
に保持される。

このように、第７図の回路動作も第６図同様に
第２図の特性を示すものである。

以上の本考案の５０２，５０８，６０２，６０
８は、入力電位の変化に対して出力電位を高速に
変化されるために機能する制御用MOSFETであ
る。また、遅延回路やシユミツトトリガー回路
は、入力電位の変化を遅らせて出力する機能を有
し、次の入力電位の変化に対しても高速変化させ
ることができるように、出力を制御用MOSFET
ゲートに入力して、ON，OFFを逆転させる制御
回路である。

以上本考案は、入力電位に対する出力電位の遷
移レベルに、入力の変化の方向により差をもたせ
情報の判定スピードを上げるとともに、Ｃ−
MOSで構成し、中間レベル状態での停留時間を
へらし、低消費電力化したMOSFET回路であ
り、メモリー等のセンスアンプとして有益な手段
を提供するものである。

【図面の簡単な説明】

第１図……本考案のブロツク図、第２図……本
考案の動作を説明する図。第３図、第４図……従
来例を示す図。第５図、第６図……本考案の実施
例を示す図。第７図……シユミツトトリガー回路
の動作を示す図。

Claims (1)

【実用新案登録請求の範囲】
1. 低電位側から高電位側へ変化する電位又は高電
   位側から低電位側へ変化する電位を入力電位とす
   るMOSFET回路において、前記入力電位を入力
   する相補型MOSFETからなる第１のインバータ
   ーと、前記入力電位を入力する相補型MOSFET
   からなる第２のインバーターと、該第２のインバ
   ーターの第１導電型MOSFETに直列接続される
   第１導電型の第１のMOSFETと、前記第２のイ
   ンバーターの第２導電型MOSFETに直列接続さ
   れる第２導電型の第２のMOSFETと、前記第１
   及び第２のインバーターの出力が共通接続される
   出力端子と、該出力端子の電位が入力され、該出
   力端子の低電位又は高電位への電位変化に応じて
   低電位又は高電位に変化すると共に前記電位変化
   を遅延してなる出力を行なう制御回路とを具備
   し、前記第１及び第２のMOSFETは該制御回路
   の出力をゲートに入力することを特徴とする
   MOSFET回路。