JPH0143465B2 - - Google Patents
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- JPH0143465B2 JPH0143465B2 JP57120241A JP12024182A JPH0143465B2 JP H0143465 B2 JPH0143465 B2 JP H0143465B2 JP 57120241 A JP57120241 A JP 57120241A JP 12024182 A JP12024182 A JP 12024182A JP H0143465 B2 JPH0143465 B2 JP H0143465B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
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- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体基板の主面上に形成されたエ
ピタキシヤル成長半導体層（以下「エピタキシヤ
ル層」と呼ぶ）の所要部分を取り囲むように設け
られた半導体分離層を有する半導体集積回路装置
（IC）に関するものである。
ピタキシヤル成長半導体層（以下「エピタキシヤ
ル層」と呼ぶ）の所要部分を取り囲むように設け
られた半導体分離層を有する半導体集積回路装置
（IC）に関するものである。
以下、縦形pnpトランジスタを構成要素とする
ICを例にとり説明する。
ICを例にとり説明する。
第１図ＡおよびＢはそれぞれ従来のICの一例
の要部を示す断面図およびその動作を説明するた
めの等価回路図である。
の要部を示す断面図およびその動作を説明するた
めの等価回路図である。
第１図Ａにおいて、１はｐ形半導体基板、２は
ｐ形半導体基板１の主面上に形成されたn-形エ
ピタキシヤル層、３ａはn-形エピタキシヤル層
２の縦形pnpトランジスタを形成するための所要
部分２ａを取り囲んでその表面からｐ形半導体基
板１に達するようにｐ形不純物を導入して形成さ
れたｐ形分離層、３ｂはｐ形分離層３ａと同様
に、n-形エピタキシヤル層２の別の縦形pnpトラ
ンジスタを形成するための所要部分２ｂを取り囲
んで形成されたｐ形分離層、４はn-形エピタキ
シヤル層２ａの表面部の一部にｐ形不純物を導入
して形成されたｐ形エミツタ領域、５はn-形エ
ピタキシヤル層２ａのｐ形エミツタ領域４の形成
部分以外の部分にｎ形不純物を拡散して形成され
たｎ形ベース電極接着用拡散領域、６はｐ形エミ
ツタ領域４をエミツタとしn-形エピタキシヤル
層２ａをベースとしｐ形半導体基板１をコレクタ
とする縦形pnpトランジスタである。７はｐ形分
離層３ａ，３ｂ、ｐ形エミツタ領域４、ｎ形ベー
ス電極接着用拡散領域５およびn-形エピタキシ
ヤル層２，２ａ，２ｂの各表面上にわたつて形成
された酸化シリコン（SiO2）などの絶縁膜、８，
９および１０はそれぞれ絶縁膜７を貫通してｐ形
エミツタ領域４、ｎ形ベース電極接着用拡散領域
５およびｐ形分離層３ａに接続されたエミツタ電
極、ベース電極およびコレクタ電極である。１１
は絶縁膜７を貫通してｐ形分離層３ｂに接続さ
れ、n-形エピタキシヤル層２ｂの表面部に形成
されたｐ形エミツタ領域（図示せず）をエミツタ
としn-形エピタキシヤル層２ｂをベースとしｐ
形半導体基板１をコレクタとする別の縦形pnpト
ランジスタのコレクタ電極である。なお、図示し
てないが、コレクタ電極１０，１１はそれぞれ絶
縁膜７の表面上に形成された接地用配線層を介し
て接地端子に接続されている。R1aはｐ形半導体
基板１のｐ形エミツタ領域４に対応する部分とｐ
形分離層３ａに接する部分との間の基板抵抗、
R1bはｐ形半導体基板１の両ｐ形分離層３ａ，３
ｂにそれぞれ接する部分間の基板抵抗、R3aはｐ
形分離層３ａのコレクタ電極１０とｐ形半導体基
板１との間の分離層抵抗、R3bはｐ形分離層３ｂ
のコレクタ電極１１とｐ形半導体基板１との間の
分離層抵抗である。第１図Ｂにおいて、１２は電
源に接続される電源端子、１３は接地される接地
端子、１４はエミツタ電極８に接続された出力端
子、REはエミツタ電極８と電源端子１２との間
に接続されたエミツタ抵抗、R10はコレクタ電極
１０と接地端子１３とを接続する接地用配線層の
接地配線抵抗、R11はコレクタ電極１１と接地端
子１３とを接続する接地用配線層の接地配線抵抗
である。
ｐ形半導体基板１の主面上に形成されたn-形エ
ピタキシヤル層、３ａはn-形エピタキシヤル層
２の縦形pnpトランジスタを形成するための所要
部分２ａを取り囲んでその表面からｐ形半導体基
板１に達するようにｐ形不純物を導入して形成さ
れたｐ形分離層、３ｂはｐ形分離層３ａと同様
に、n-形エピタキシヤル層２の別の縦形pnpトラ
ンジスタを形成するための所要部分２ｂを取り囲
んで形成されたｐ形分離層、４はn-形エピタキ
シヤル層２ａの表面部の一部にｐ形不純物を導入
して形成されたｐ形エミツタ領域、５はn-形エ
ピタキシヤル層２ａのｐ形エミツタ領域４の形成
部分以外の部分にｎ形不純物を拡散して形成され
たｎ形ベース電極接着用拡散領域、６はｐ形エミ
ツタ領域４をエミツタとしn-形エピタキシヤル
層２ａをベースとしｐ形半導体基板１をコレクタ
とする縦形pnpトランジスタである。７はｐ形分
離層３ａ，３ｂ、ｐ形エミツタ領域４、ｎ形ベー
ス電極接着用拡散領域５およびn-形エピタキシ
ヤル層２，２ａ，２ｂの各表面上にわたつて形成
された酸化シリコン（SiO2）などの絶縁膜、８，
９および１０はそれぞれ絶縁膜７を貫通してｐ形
エミツタ領域４、ｎ形ベース電極接着用拡散領域
５およびｐ形分離層３ａに接続されたエミツタ電
極、ベース電極およびコレクタ電極である。１１
は絶縁膜７を貫通してｐ形分離層３ｂに接続さ
れ、n-形エピタキシヤル層２ｂの表面部に形成
されたｐ形エミツタ領域（図示せず）をエミツタ
としn-形エピタキシヤル層２ｂをベースとしｐ
形半導体基板１をコレクタとする別の縦形pnpト
ランジスタのコレクタ電極である。なお、図示し
てないが、コレクタ電極１０，１１はそれぞれ絶
縁膜７の表面上に形成された接地用配線層を介し
て接地端子に接続されている。R1aはｐ形半導体
基板１のｐ形エミツタ領域４に対応する部分とｐ
形分離層３ａに接する部分との間の基板抵抗、
R1bはｐ形半導体基板１の両ｐ形分離層３ａ，３
ｂにそれぞれ接する部分間の基板抵抗、R3aはｐ
形分離層３ａのコレクタ電極１０とｐ形半導体基
板１との間の分離層抵抗、R3bはｐ形分離層３ｂ
のコレクタ電極１１とｐ形半導体基板１との間の
分離層抵抗である。第１図Ｂにおいて、１２は電
源に接続される電源端子、１３は接地される接地
端子、１４はエミツタ電極８に接続された出力端
子、REはエミツタ電極８と電源端子１２との間
に接続されたエミツタ抵抗、R10はコレクタ電極
１０と接地端子１３とを接続する接地用配線層の
接地配線抵抗、R11はコレクタ電極１１と接地端
子１３とを接続する接地用配線層の接地配線抵抗
である。
次に、この従来例の動作を第１図Ｂについて説
明する。
明する。
電源端子１２と接地端子１３との間に電圧を印
加し、ベース電極９に信号電流を入力すると、こ
の信号電流は縦形pnpトランジスタ６によつて増
幅される。この増幅された電流は電源端子１２か
ら負荷抵抗RL、縦形pnpトランジスタ６、基板抵
抗R1a、分離層抵抗３ａおよび接地配線抵抗R10
を通つて接地端子１３へ流れ、出力端子１４から
出力が得られる。
加し、ベース電極９に信号電流を入力すると、こ
の信号電流は縦形pnpトランジスタ６によつて増
幅される。この増幅された電流は電源端子１２か
ら負荷抵抗RL、縦形pnpトランジスタ６、基板抵
抗R1a、分離層抵抗３ａおよび接地配線抵抗R10
を通つて接地端子１３へ流れ、出力端子１４から
出力が得られる。
ところで、この従来例では、縦形pnpトランジ
スタ６のコレクタすなわちｐ形半導体基板１に流
れ込む増幅電流が基板抵抗R1a、分離抵抗R3aお
よび接地配線抵抗R10を通つて接地端子１３へ流
れるので、基板抵抗R1a，R1bおよび分離層抵抗
R3aが一点に会する接続点〔第１図Ｂに図示イ〕
に電圧V1が生ずる。この電圧V1によつて、接続
点イから基板抵抗R1b、分離層抵抗R3bおよび接
地配線抵抗R11を通つて接地端子１３へ電流が流
れ、コレクタ電極１１に電圧V2〔V2＝V1×R11／
（R1b＋R3b＋R11）〕が生ずる。ここで、R1b＝R3b
＝R11であるとすれば電圧V2は電圧V1の1/3にな
る。このような電圧V2がコレクタ電極１１に生
ずると、第１図Ａに示したn-形エピタキシヤル
層２ｂに形成されている別の縦形pnpトランジス
タを用いて利得の高い増幅回路が構成されている
場合には、この増幅回路の出力が電圧V2によつ
て影響されるという欠点があつた。
スタ６のコレクタすなわちｐ形半導体基板１に流
れ込む増幅電流が基板抵抗R1a、分離抵抗R3aお
よび接地配線抵抗R10を通つて接地端子１３へ流
れるので、基板抵抗R1a，R1bおよび分離層抵抗
R3aが一点に会する接続点〔第１図Ｂに図示イ〕
に電圧V1が生ずる。この電圧V1によつて、接続
点イから基板抵抗R1b、分離層抵抗R3bおよび接
地配線抵抗R11を通つて接地端子１３へ電流が流
れ、コレクタ電極１１に電圧V2〔V2＝V1×R11／
（R1b＋R3b＋R11）〕が生ずる。ここで、R1b＝R3b
＝R11であるとすれば電圧V2は電圧V1の1/3にな
る。このような電圧V2がコレクタ電極１１に生
ずると、第１図Ａに示したn-形エピタキシヤル
層２ｂに形成されている別の縦形pnpトランジス
タを用いて利得の高い増幅回路が構成されている
場合には、この増幅回路の出力が電圧V2によつ
て影響されるという欠点があつた。
この発明は、上述の欠点に鑑みてなされたもの
で、半導体基板の主面上に形成されたエピタキシ
ヤル層の所要部分を取り囲んで分離する半導体分
離層と間隔をおいて取り囲んで上記半導体分離層
とは別の半導体分離層を形成して、上記半導体基
板の上記両半導体分離層とそれぞれ接する部分間
の基板抵抗によつて、上記半導体分離層で分離さ
れた上記エピタキシヤル層の部分とこの部分に対
応する上記半導体基板の部分とで構成された半導
体素子の、上記別の半導体分離層の外側の上記エ
ピタキシヤル層の所要部分とこの部分に対応する
上記半導体基板の部分とで構成された他の半導体
素子への影響を低減するようにしたICを提供す
ることを目的とする。
で、半導体基板の主面上に形成されたエピタキシ
ヤル層の所要部分を取り囲んで分離する半導体分
離層と間隔をおいて取り囲んで上記半導体分離層
とは別の半導体分離層を形成して、上記半導体基
板の上記両半導体分離層とそれぞれ接する部分間
の基板抵抗によつて、上記半導体分離層で分離さ
れた上記エピタキシヤル層の部分とこの部分に対
応する上記半導体基板の部分とで構成された半導
体素子の、上記別の半導体分離層の外側の上記エ
ピタキシヤル層の所要部分とこの部分に対応する
上記半導体基板の部分とで構成された他の半導体
素子への影響を低減するようにしたICを提供す
ることを目的とする。
第２図ＡおよびＢはそれぞれこの発明の一実施
例のICの要部を示す断面図およびその動作を説
明するための等価回路図である。
例のICの要部を示す断面図およびその動作を説
明するための等価回路図である。
図において、第１図に示した従来例の符号と同
一符号は同等部分を示す。３ａ１はn-形エピタ
キシヤル層２の縦形pnpトランジスタを形成する
ための所要部分２ａを取り囲んでその表面からｐ
形半導体基板１に達するように形成された第１の
ｐ形分離層、３ａ２は第１のｐ形分離層３ａ１と
間隔をおいてこれを取り囲んでn-形エピタキシ
ヤル層２の表面からｐ形半導体基板１に達するよ
うに形成された第２のｐ形分離層、１０ａは第１
のｐ形分離層３ａ１および第２のｐ形分離層３ａ
２に絶縁膜７を貫通して共通に接続された縦形
pnpトランジスタ６のコレクタ電極である。な
お、第２図Ａでは図示してないが、コレクタ電極
１０ａは絶縁膜７の表面上に形成された接地用配
線層を介して接地端子に接続されている。R1a1は
ｐ形半導体基板１のｐ形エミツタ領域４に対応す
る部分と第１のｐ形分離層３ａ１に接する部分と
の間の基板抵抗、R1a2はｐ形半導体基板１の両ｐ
形分離層３ａ１，３ａ２にそれぞれ接する部分間
の基板抵抗、R3a1およびR3a2はそれぞれ第１のｐ
形分離層３ａ１および第２のｐ形分離層３ａ２の
コレクタ電極１０ａとｐ形半導体基板１との間の
分離層抵抗、R10aはコレクタ電極１０ａと接地端
子１３とを接続する接地用配線層の接地配線抵抗
である。なお、この実施例のR1bはｐ形半導体基
板１の両ｐ形分離層３ａ２，３ｂにそれぞれ接す
る部分間の基板抵抗である。
一符号は同等部分を示す。３ａ１はn-形エピタ
キシヤル層２の縦形pnpトランジスタを形成する
ための所要部分２ａを取り囲んでその表面からｐ
形半導体基板１に達するように形成された第１の
ｐ形分離層、３ａ２は第１のｐ形分離層３ａ１と
間隔をおいてこれを取り囲んでn-形エピタキシ
ヤル層２の表面からｐ形半導体基板１に達するよ
うに形成された第２のｐ形分離層、１０ａは第１
のｐ形分離層３ａ１および第２のｐ形分離層３ａ
２に絶縁膜７を貫通して共通に接続された縦形
pnpトランジスタ６のコレクタ電極である。な
お、第２図Ａでは図示してないが、コレクタ電極
１０ａは絶縁膜７の表面上に形成された接地用配
線層を介して接地端子に接続されている。R1a1は
ｐ形半導体基板１のｐ形エミツタ領域４に対応す
る部分と第１のｐ形分離層３ａ１に接する部分と
の間の基板抵抗、R1a2はｐ形半導体基板１の両ｐ
形分離層３ａ１，３ａ２にそれぞれ接する部分間
の基板抵抗、R3a1およびR3a2はそれぞれ第１のｐ
形分離層３ａ１および第２のｐ形分離層３ａ２の
コレクタ電極１０ａとｐ形半導体基板１との間の
分離層抵抗、R10aはコレクタ電極１０ａと接地端
子１３とを接続する接地用配線層の接地配線抵抗
である。なお、この実施例のR1bはｐ形半導体基
板１の両ｐ形分離層３ａ２，３ｂにそれぞれ接す
る部分間の基板抵抗である。
この実施例の構成では、第２図Ｂに示すよう
に、電源端子１２と接地端子１３との間に電圧を
印加し、ベース電極９に信号電流を入力すると、
この信号電流が縦形pnpトランジスタ６によつて
増幅される。この増幅された電流は電源端子１２
からエミツタ抵抗RE、縦形pnpトランジスタ６、
基板抵抗R1a1、分離層抵抗R3a1および接地配線抵
抗R10aを通つて接地端子１３へ流れ、出力端子１
４から出力が得られる。そして、この増幅電流が
流れると、基板抵抗R1a1，R1a2および分離層抵抗
R3a1が一点に会する接続点〔第２図Ｂに図示ロ〕
に第１図Ｂに図示した接続点イの電圧V1とほぼ
同一の電圧V3が生ずる。この電圧V3によつて、
接続点ロから基板抵抗R1a2，R1b、分離層抵抗R3b
および接地配線抵抗R11を通つて接地端子１３へ
電流が流れ、コレクタ端子１１に電圧V4が生ず
る。この電圧V4は、基板抵抗R1a2，R1bの接続点
とコレクタ電極１０ａとの間に分離層抵抗R3a2が
接続されているので、分離層抵抗R3a2が基板抵抗
R1a2に比べて極めて大きい場合にはV3×R11／
（R1a2＋R1b＋R3b＋R11）となるが、通常、分離層
抵抗R3a2は基板抵抗R1a2に比べて小さいからV3×
R11／（R1a2＋R1b＋R3b＋R11）以下となる。ここ
で、R1a2＝R1b＝R3b＝R11であるとすれば、電圧
V4は電圧V3の1/4以下になる。従つて、この実施
例では、縦形pnpトランジスタ６の第２図Ａに示
したn-形エピタキシヤル層２ｂに形成されてい
る別の縦形pnpトランジスタへの影響を、第１図
に示した従来例の場合のそれより低減することが
できる。
に、電源端子１２と接地端子１３との間に電圧を
印加し、ベース電極９に信号電流を入力すると、
この信号電流が縦形pnpトランジスタ６によつて
増幅される。この増幅された電流は電源端子１２
からエミツタ抵抗RE、縦形pnpトランジスタ６、
基板抵抗R1a1、分離層抵抗R3a1および接地配線抵
抗R10aを通つて接地端子１３へ流れ、出力端子１
４から出力が得られる。そして、この増幅電流が
流れると、基板抵抗R1a1，R1a2および分離層抵抗
R3a1が一点に会する接続点〔第２図Ｂに図示ロ〕
に第１図Ｂに図示した接続点イの電圧V1とほぼ
同一の電圧V3が生ずる。この電圧V3によつて、
接続点ロから基板抵抗R1a2，R1b、分離層抵抗R3b
および接地配線抵抗R11を通つて接地端子１３へ
電流が流れ、コレクタ端子１１に電圧V4が生ず
る。この電圧V4は、基板抵抗R1a2，R1bの接続点
とコレクタ電極１０ａとの間に分離層抵抗R3a2が
接続されているので、分離層抵抗R3a2が基板抵抗
R1a2に比べて極めて大きい場合にはV3×R11／
（R1a2＋R1b＋R3b＋R11）となるが、通常、分離層
抵抗R3a2は基板抵抗R1a2に比べて小さいからV3×
R11／（R1a2＋R1b＋R3b＋R11）以下となる。ここ
で、R1a2＝R1b＝R3b＝R11であるとすれば、電圧
V4は電圧V3の1/4以下になる。従つて、この実施
例では、縦形pnpトランジスタ６の第２図Ａに示
したn-形エピタキシヤル層２ｂに形成されてい
る別の縦形pnpトランジスタへの影響を、第１図
に示した従来例の場合のそれより低減することが
できる。
なお、この実施例では、ｐ形分離層３ａ１，３
ａ２の２重の分離層を用いたが、必ずしもこれは
２重に限定する必要がなく、２重以上であつても
よい。また、この実施例では、縦形pnpトランジ
スタ６を構成要素とする場合を例にとり述べた
が、必ずしもこれは縦形pnpトランジスタに限定
する必要がなく、ｐ形分離層３ａ１によつて取り
囲まれたn-形エピタキシヤル層２ａとｐ形半導
体基板１とで構成された半導体容量素子などのそ
の他の半導体素子を構成要素とする場合にも、こ
の実施例と同様の効果がある。また、この実施例
では、ｐ形半導体基板１を用いる場合について説
明したが、この発明はｎ形半導体基板を用いる場
合にも適用することができる。
ａ２の２重の分離層を用いたが、必ずしもこれは
２重に限定する必要がなく、２重以上であつても
よい。また、この実施例では、縦形pnpトランジ
スタ６を構成要素とする場合を例にとり述べた
が、必ずしもこれは縦形pnpトランジスタに限定
する必要がなく、ｐ形分離層３ａ１によつて取り
囲まれたn-形エピタキシヤル層２ａとｐ形半導
体基板１とで構成された半導体容量素子などのそ
の他の半導体素子を構成要素とする場合にも、こ
の実施例と同様の効果がある。また、この実施例
では、ｐ形半導体基板１を用いる場合について説
明したが、この発明はｎ形半導体基板を用いる場
合にも適用することができる。
以上、説明したように、この発明のICでは、
半導体基板の主面上に形成されたエピタキシヤル
層の所要部分を取り囲んで分離する第１の半導体
分離層と間隔をおいてこれを取り囲んで第２の半
導体分離層を形成したので、上記半導体基板の上
記第１および第２の半導体分離層とそれぞれ接す
る部分間の基板抵抗によつて、上記第１の半導体
分離層で分離された上記エピタキシヤル層の部分
とこの部分に対応する上記半導体基板の部分とで
構成された半導体素子の、上記第２の半導体分離
層の外側の上記エピタキシヤル層の所要部分とこ
の部分に対応する上記半導体基板の部分とで構成
された他の半導体素子への影響を低減することが
できる。
半導体基板の主面上に形成されたエピタキシヤル
層の所要部分を取り囲んで分離する第１の半導体
分離層と間隔をおいてこれを取り囲んで第２の半
導体分離層を形成したので、上記半導体基板の上
記第１および第２の半導体分離層とそれぞれ接す
る部分間の基板抵抗によつて、上記第１の半導体
分離層で分離された上記エピタキシヤル層の部分
とこの部分に対応する上記半導体基板の部分とで
構成された半導体素子の、上記第２の半導体分離
層の外側の上記エピタキシヤル層の所要部分とこ
の部分に対応する上記半導体基板の部分とで構成
された他の半導体素子への影響を低減することが
できる。
第１図ＡおよびＢはそれぞれ従来のICの一例
の要部を示す断面図およびその動作を説明するた
めの等価回路図、第２図ＡおよびＢはそれぞれこ
の発明の一実施例のICの要部を示す断面図およ
びその動作を説明するための等価回路図である。 図において、１はｐ形半導体基板（第１伝導形
の半導体基板）、２はn-形エピタキシヤル層（第
２伝導形のエピタキシヤル成長半導体層）、３ａ
１は第１のｐ形分離層（第１伝導形の第１の半導
体分離層）、３ａ２は第２のｐ形分離層（第１伝
導形の第２の半導体分離層）、６は縦形pnpトラ
ンジスタ（半導体素子）、１０ａはコレクタ電極
（半導体素子の電極）、R1a2は基板抵抗である。な
お、図中同一符号はそれぞれ同一もしくは相当部
分を示す。
の要部を示す断面図およびその動作を説明するた
めの等価回路図、第２図ＡおよびＢはそれぞれこ
の発明の一実施例のICの要部を示す断面図およ
びその動作を説明するための等価回路図である。 図において、１はｐ形半導体基板（第１伝導形
の半導体基板）、２はn-形エピタキシヤル層（第
２伝導形のエピタキシヤル成長半導体層）、３ａ
１は第１のｐ形分離層（第１伝導形の第１の半導
体分離層）、３ａ２は第２のｐ形分離層（第１伝
導形の第２の半導体分離層）、６は縦形pnpトラ
ンジスタ（半導体素子）、１０ａはコレクタ電極
（半導体素子の電極）、R1a2は基板抵抗である。な
お、図中同一符号はそれぞれ同一もしくは相当部
分を示す。
Claims (1)
- １ 第１伝導形の半導体基板、この半導体基板の
主面上に形成された第２伝導形のエピタキシヤル
成長半導体層、およびこのエピタキシヤル成長半
導体層の所要部分を取り囲んでその表面から上記
半導体基板に達するように形成され表面に電極が
接着された第１伝導形の第１の半導体分離層とこ
の第１の半導体分離層で取り囲まれた上記エピタ
キシヤル成長半導体層の部分と上記エピタキシヤ
ル成長半導体層の上記部分に対応する上記半導体
基板の部分とで構成された半導体素子を備えたも
のにおいて、上記第１の半導体分離層と間隔をお
いてこれを取り囲んで上記エピタキシヤル成長半
導体層の表面から上記半導体基板に達するように
第１伝導形の第２の半導体分離層を形成し、この
第２の半導体分離層の表面に第１の半導体分離層
の上記電極に接続された電極を設けこの電極は上
記半導体素子の電極取り出し領域の一つを構成す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120241A JPS599957A (ja) | 1982-07-08 | 1982-07-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120241A JPS599957A (ja) | 1982-07-08 | 1982-07-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS599957A JPS599957A (ja) | 1984-01-19 |
| JPH0143465B2 true JPH0143465B2 (ja) | 1989-09-20 |
Family
ID=14781332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120241A Granted JPS599957A (ja) | 1982-07-08 | 1982-07-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599957A (ja) |
-
1982
- 1982-07-08 JP JP57120241A patent/JPS599957A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS599957A (ja) | 1984-01-19 |
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