JPH0974140A - 複合回路部品 - Google Patents
複合回路部品Info
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- JPH0974140A JPH0974140A JP7250177A JP25017795A JPH0974140A JP H0974140 A JPH0974140 A JP H0974140A JP 7250177 A JP7250177 A JP 7250177A JP 25017795 A JP25017795 A JP 25017795A JP H0974140 A JPH0974140 A JP H0974140A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Wire Bonding (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 トランジスタとエミッタ抵抗とを含む複合回
路部品の小型化、信頼性の向上を図る。 【構成】 トランジスタを含む半導体基板２６の上に絶
縁膜３８を設け、この上にポリシリコンから成る抵抗膜
３９を設ける。この抵抗膜３９の上にリンドープシリケ
ートガラスから成る絶縁性薄膜４０を設ける。エミッタ
電極２２を抵抗膜３９の一端部の上に延在させると共に
絶縁性薄膜４０の上にも延在させる。抵抗取り出し電極
２３を抵抗膜３９の上に形成すると共に絶縁性薄膜４０
の上に延在させる。
路部品の小型化、信頼性の向上を図る。 【構成】 トランジスタを含む半導体基板２６の上に絶
縁膜３８を設け、この上にポリシリコンから成る抵抗膜
３９を設ける。この抵抗膜３９の上にリンドープシリケ
ートガラスから成る絶縁性薄膜４０を設ける。エミッタ
電極２２を抵抗膜３９の一端部の上に延在させると共に
絶縁性薄膜４０の上にも延在させる。抵抗取り出し電極
２３を抵抗膜３９の上に形成すると共に絶縁性薄膜４０
の上に延在させる。
Description
【０００１】
【産業上の利用分野】本発明は、プッシュプル増幅回路
装置に好適な複合回路部品に関する。
装置に好適な複合回路部品に関する。
【０００２】
【従来の技術】オーディオ増幅回路の出力段のＳＥＰＰ
（Ｓingle ended push pull ）回路の一対のトランジス
タ又は一対のダーリントントランジスタには比較的大き
な電流が流れる。このための出力段のトランジスタは放
熱性の良い金属支持板に固着される。また、出力段トラ
ンジスタのエミッタに抵抗が接続される。また、一対の
出力段トランジスタのベース間には温度補償用ダイオー
ドが接続される。
（Ｓingle ended push pull ）回路の一対のトランジス
タ又は一対のダーリントントランジスタには比較的大き
な電流が流れる。このための出力段のトランジスタは放
熱性の良い金属支持板に固着される。また、出力段トラ
ンジスタのエミッタに抵抗が接続される。また、一対の
出力段トランジスタのベース間には温度補償用ダイオー
ドが接続される。
【０００３】
【発明が解決しようとする課題】ところで、エミッタ抵
抗を出力段トランジスタと一体形成することが考えられ
る。しかし、このエミッタ抵抗は比較的小さい抵抗値を
有し且つ大きな電流容量を有するように形成しなければ
ならず、製造に困難を伴った。また、温度変化による特
性変動を小さくすることに困難を伴った。また、出力段
トランジスタとエミッタ抵抗とを含む複合回路素子、又
は更に温度補償用ダイオードを含む複合回路素子を外部
リードにワイヤボンディングによって接続することに困
難を伴った。即ち、複合回路素子に含まれる素子の数が
多くなり、ワイヤボンディングによる接続箇所も多くな
ると、複数のワイヤの相互間の接触を防止するための配
慮が必要になり、ワイヤボンディングが面倒になった。
抗を出力段トランジスタと一体形成することが考えられ
る。しかし、このエミッタ抵抗は比較的小さい抵抗値を
有し且つ大きな電流容量を有するように形成しなければ
ならず、製造に困難を伴った。また、温度変化による特
性変動を小さくすることに困難を伴った。また、出力段
トランジスタとエミッタ抵抗とを含む複合回路素子、又
は更に温度補償用ダイオードを含む複合回路素子を外部
リードにワイヤボンディングによって接続することに困
難を伴った。即ち、複合回路素子に含まれる素子の数が
多くなり、ワイヤボンディングによる接続箇所も多くな
ると、複数のワイヤの相互間の接触を防止するための配
慮が必要になり、ワイヤボンディングが面倒になった。
【０００４】そこで、本発明の目的は製造が容易であり
且つ特性が優れている少なくともトランジスタとエミッ
タ抵抗とを含む複合回路部品を提供することにある。
且つ特性が優れている少なくともトランジスタとエミッ
タ抵抗とを含む複合回路部品を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、エミッタ領域とベース領域とコレクタ領域
とを含むシリコン半導体基板と、前記半導体基板の一方
の主面に選択的に形成された絶縁膜と、前記半導体基板
の前記一方の主面側に配置され且つ前記エミッタ領域に
接続されたエミッタ電極と、前記半導体基板の前記一方
の主面側に配置され且つ前記ベース領域に接続されたベ
ース電極と、前記半導体基板の他方の主面側に配置され
且つ前記コレクタ領域に接続されたコレクタ電極と、前
記半導体基板の前記一方の主面の前記絶縁膜の上に配置
され且つその一端部が前記エミッタ電極に接続され且つ
ポリシリコンから成る抵抗膜と、前記抵抗膜の他端部に
接続された抵抗取り出し電極とを備えた複合回路部品に
係わるものである。なお、請求項２に示すように抵抗膜
の上に絶縁性薄膜を設け、抵抗値を絶縁性薄膜の幅に基
づいて決定することが望ましい。また、請求項３に示す
ように絶縁性薄膜のパターンを屈曲部を有するように形
成することが望ましい。また、請求項４に示すようにダ
イオードを形成することができる。また、請求項５に示
すようにトランジスタをダーリントントランジスタにす
ることができる。また、請求項６に示すように放熱支持
板と外部リードと中継基板とを設け、半導体基板上の各
電極を中継基板を介して外部リードに導線で接続するこ
とができる。
の本発明は、エミッタ領域とベース領域とコレクタ領域
とを含むシリコン半導体基板と、前記半導体基板の一方
の主面に選択的に形成された絶縁膜と、前記半導体基板
の前記一方の主面側に配置され且つ前記エミッタ領域に
接続されたエミッタ電極と、前記半導体基板の前記一方
の主面側に配置され且つ前記ベース領域に接続されたベ
ース電極と、前記半導体基板の他方の主面側に配置され
且つ前記コレクタ領域に接続されたコレクタ電極と、前
記半導体基板の前記一方の主面の前記絶縁膜の上に配置
され且つその一端部が前記エミッタ電極に接続され且つ
ポリシリコンから成る抵抗膜と、前記抵抗膜の他端部に
接続された抵抗取り出し電極とを備えた複合回路部品に
係わるものである。なお、請求項２に示すように抵抗膜
の上に絶縁性薄膜を設け、抵抗値を絶縁性薄膜の幅に基
づいて決定することが望ましい。また、請求項３に示す
ように絶縁性薄膜のパターンを屈曲部を有するように形
成することが望ましい。また、請求項４に示すようにダ
イオードを形成することができる。また、請求項５に示
すようにトランジスタをダーリントントランジスタにす
ることができる。また、請求項６に示すように放熱支持
板と外部リードと中継基板とを設け、半導体基板上の各
電極を中継基板を介して外部リードに導線で接続するこ
とができる。
【０００６】
【発明の作用及び効果】本願の各請求項の発明によれ
ば、エミッタに直列に接続される抵抗をシリコン半導体
基板上の絶縁膜の上に形成し、且つポリシリコンで形成
するので、全体として小型化が達成されるのみでなく、
半導体基板と抵抗膜との熱膨張係数が互いに近い値にな
るので、抵抗膜の熱的に安定性及び信頼性が高くなる。
また、請求項２の発明によればエミッタ抵抗の値がエミ
ッタ電極と抵抗取り出し電極とのギャップ幅に依存しな
いで、絶縁性薄膜の幅に依存して決定され、エミッタ抵
抗の値を正確に得ることが可能になる。また、請求項３
によれば屈曲部の働きで微小抵抗値を小さなスペースで
得ることが可能になる。また、請求項４に従って半導体
基板にダイオードを設けると温度補償を容易に達成する
ことが可能になる。また、請求項５によればダーリント
ントランジスタによって増幅率を容易に高めることがで
きる。また、請求項６によれば半導体基板上の電極と外
部リードとの接続を中継基板の働きによって安定的に行
うことが可能になる。
ば、エミッタに直列に接続される抵抗をシリコン半導体
基板上の絶縁膜の上に形成し、且つポリシリコンで形成
するので、全体として小型化が達成されるのみでなく、
半導体基板と抵抗膜との熱膨張係数が互いに近い値にな
るので、抵抗膜の熱的に安定性及び信頼性が高くなる。
また、請求項２の発明によればエミッタ抵抗の値がエミ
ッタ電極と抵抗取り出し電極とのギャップ幅に依存しな
いで、絶縁性薄膜の幅に依存して決定され、エミッタ抵
抗の値を正確に得ることが可能になる。また、請求項３
によれば屈曲部の働きで微小抵抗値を小さなスペースで
得ることが可能になる。また、請求項４に従って半導体
基板にダイオードを設けると温度補償を容易に達成する
ことが可能になる。また、請求項５によればダーリント
ントランジスタによって増幅率を容易に高めることがで
きる。また、請求項６によれば半導体基板上の電極と外
部リードとの接続を中継基板の働きによって安定的に行
うことが可能になる。
【０００７】
【実施例】次に、図１〜図６を参照して本発明の実施例
に係わる複合回路部品を説明する。
に係わる複合回路部品を説明する。
【０００８】図１は本発明に従う複合回路部品を使用す
るＳＥＰＰ増幅回路を示す。このＳＥＰＰ増幅回路は、
第１及び第２の複合回路部品１、２をプッシュプル接続
することによって構成されている。第１の複合回路部品
１は同一のシリコン半導体基板に形成されており、ダー
リントン接続されたＮＰＮ型の第１及び第２のトランジ
スタＱ1 、Ｑ2 と２つのＰＮ接合ダイオードＤ1 、Ｄ2
と第１の抵抗Ｒ1 とから成る。第２の複合回路部品２も
同一のシリコン半導体基板に形成されており、ダーリン
トン接続されたＰＮＰ型の第３及び第４のトランジスタ
Ｑ3 、Ｑ4 と３つのショットキバリアダイオードＳＤ1
、ＳＤ2 、ＳＤ3 と第２及び第３の抵抗Ｒ2 、Ｒ3 と
から成る。
るＳＥＰＰ増幅回路を示す。このＳＥＰＰ増幅回路は、
第１及び第２の複合回路部品１、２をプッシュプル接続
することによって構成されている。第１の複合回路部品
１は同一のシリコン半導体基板に形成されており、ダー
リントン接続されたＮＰＮ型の第１及び第２のトランジ
スタＱ1 、Ｑ2 と２つのＰＮ接合ダイオードＤ1 、Ｄ2
と第１の抵抗Ｒ1 とから成る。第２の複合回路部品２も
同一のシリコン半導体基板に形成されており、ダーリン
トン接続されたＰＮＰ型の第３及び第４のトランジスタ
Ｑ3 、Ｑ4 と３つのショットキバリアダイオードＳＤ1
、ＳＤ2 、ＳＤ3 と第２及び第３の抵抗Ｒ2 、Ｒ3 と
から成る。
【０００９】第１及び第２のトランジスタＱ1 、Ｑ2 の
コレクタは共にバイアス電圧源Ｂの正側端子に接続され
ている。第２のトランジスタＱ2 のエミッタは第１のト
ランジスタＱ1 のベースに接続されている。第１のトラ
ンジスタＱ1 のエミッタは第１及び第２の抵抗Ｒ1 、Ｒ
2 を介して第３のトランジスタＱ3 のエミッタに接続さ
れている。第３及び第４のトランジスタＱ3 、Ｑ4 のコ
レクタはバイアス電圧源Ｂのグランド側端子に接続され
ている。第４のトランジスタＱ4 のエミッタは第３のト
ランジスタＱ3 のベースに接続されている。スピーカか
ら成る負荷Ｌの一端はコンデンサＣを介して第１及び第
２の抵抗Ｒ1 、Ｒ2 の接続中点に接続され、他端は第３
のトランジスタＱ3 のコレクタに接続されている。
コレクタは共にバイアス電圧源Ｂの正側端子に接続され
ている。第２のトランジスタＱ2 のエミッタは第１のト
ランジスタＱ1 のベースに接続されている。第１のトラ
ンジスタＱ1 のエミッタは第１及び第２の抵抗Ｒ1 、Ｒ
2 を介して第３のトランジスタＱ3 のエミッタに接続さ
れている。第３及び第４のトランジスタＱ3 、Ｑ4 のコ
レクタはバイアス電圧源Ｂのグランド側端子に接続され
ている。第４のトランジスタＱ4 のエミッタは第３のト
ランジスタＱ3 のベースに接続されている。スピーカか
ら成る負荷Ｌの一端はコンデンサＣを介して第１及び第
２の抵抗Ｒ1 、Ｒ2 の接続中点に接続され、他端は第３
のトランジスタＱ3 のコレクタに接続されている。
【００１０】バイアス電圧の温度補償回路を形成するた
めに第２のトランジスタＱ2 のベースと第４のトランジ
スタＱ4 のベースとの間に第１及び第２のＰＮ接合ダイ
オードＤ1 、Ｄ2 と第１、第２及び第３のショットキバ
リアダイオードＳＤ1 、ＳＤ2 、ＳＤ3 と第３の抵抗Ｒ
3 の直列回路が接続されている。
めに第２のトランジスタＱ2 のベースと第４のトランジ
スタＱ4 のベースとの間に第１及び第２のＰＮ接合ダイ
オードＤ1 、Ｄ2 と第１、第２及び第３のショットキバ
リアダイオードＳＤ1 、ＳＤ2 、ＳＤ3 と第３の抵抗Ｒ
3 の直列回路が接続されている。
【００１１】プッシュプル増幅回路を駆動するためにバ
イアス電圧源Ｂと第２のトランジスタＱ2 のベースとの
間に第４の抵抗Ｒ4 が接続されている。交流信号を前段
増幅すると共に、バイアス回路を形成するために第５の
トランジスタＱ5 が第４のトランジスタＱ4 のベースと
バイアス電圧源Ｂのグランド側端子との間に第５の抵抗
Ｒ5 を介して接続されている。また、第６の抵抗Ｒ6 の
一端が第１及び第２の抵抗Ｒ1 、Ｒ2 の接続中点に接続
され、この他端が第５のトランジスタＱ5 のベースとの
間に接続されている。また、第５のトランジスタＱ5 の
ベースとバイアス電圧源Ｂのグランド側端子との間に第
７の抵抗Ｒ7 が接続されている。
イアス電圧源Ｂと第２のトランジスタＱ2 のベースとの
間に第４の抵抗Ｒ4 が接続されている。交流信号を前段
増幅すると共に、バイアス回路を形成するために第５の
トランジスタＱ5 が第４のトランジスタＱ4 のベースと
バイアス電圧源Ｂのグランド側端子との間に第５の抵抗
Ｒ5 を介して接続されている。また、第６の抵抗Ｒ6 の
一端が第１及び第２の抵抗Ｒ1 、Ｒ2 の接続中点に接続
され、この他端が第５のトランジスタＱ5 のベースとの
間に接続されている。また、第５のトランジスタＱ5 の
ベースとバイアス電圧源Ｂのグランド側端子との間に第
７の抵抗Ｒ7 が接続されている。
【００１２】図１の回路において第１及び第２のトラン
ジスタＱ1 、Ｑ2 から成る第１のダーリントントランジ
スタと第３及び第４のトランジスタＱ3 、Ｑ4 から成る
第２のダーリントントランジスタは第５のトランジスタ
Ｑ5 のベースの交流信号の正の半波及び負の半波に対応
して交互にオンになる。ＳＥＰＰ回路の動作は周知であ
るので詳しい説明は省略する。
ジスタＱ1 、Ｑ2 から成る第１のダーリントントランジ
スタと第３及び第４のトランジスタＱ3 、Ｑ4 から成る
第２のダーリントントランジスタは第５のトランジスタ
Ｑ5 のベースの交流信号の正の半波及び負の半波に対応
して交互にオンになる。ＳＥＰＰ回路の動作は周知であ
るので詳しい説明は省略する。
【００１３】２個のＰＮ接合ダイオードＤ1 、Ｄ2 と３
個のショットキバリアダイオードＳＤ1 、ＳＤ2 、ＳＤ
3 はバイアス電圧を安定化するためのものであり、交流
的には短絡されていると見なせるものである。第１及び
第２のトランジスタＱ1 、Ｑ2 から成る第１のダーリン
トントランジスタ及び第３及び第４のトランジスタＱ3
、Ｑ4 から成る第２のダーリントントランジスタのベ
ース・エミッタ間電圧が例えば温度上昇で低くなると、
温度補償回路のＰＮ接合ダイオードＤ1 、Ｄ2 とショッ
トキバリアダイオードＳＤ1 、ＳＤ2 、ＳＤ3 の順方向
電圧の低下も生じ、アイドリング時即ち交流信号の無い
時のトランジスタのベース電流及びコレクタ電流（バイ
アス電流）の増加を抑制する。なお、トランジスタＱ1
〜Ｑ4 の１個のベース・エミッタ間電圧の温度による変
化分は約−２．０〜−２．５ｍＶ／℃である。従って、
ＰＮ接合ダイオードＤ1 、Ｄ2 及びショットキバリアダ
イオードＳＤ1 〜ＳＤ3 は上述の温度による電圧変化に
相当する温度特性を有するように設定する。
個のショットキバリアダイオードＳＤ1 、ＳＤ2 、ＳＤ
3 はバイアス電圧を安定化するためのものであり、交流
的には短絡されていると見なせるものである。第１及び
第２のトランジスタＱ1 、Ｑ2 から成る第１のダーリン
トントランジスタ及び第３及び第４のトランジスタＱ3
、Ｑ4 から成る第２のダーリントントランジスタのベ
ース・エミッタ間電圧が例えば温度上昇で低くなると、
温度補償回路のＰＮ接合ダイオードＤ1 、Ｄ2 とショッ
トキバリアダイオードＳＤ1 、ＳＤ2 、ＳＤ3 の順方向
電圧の低下も生じ、アイドリング時即ち交流信号の無い
時のトランジスタのベース電流及びコレクタ電流（バイ
アス電流）の増加を抑制する。なお、トランジスタＱ1
〜Ｑ4 の１個のベース・エミッタ間電圧の温度による変
化分は約−２．０〜−２．５ｍＶ／℃である。従って、
ＰＮ接合ダイオードＤ1 、Ｄ2 及びショットキバリアダ
イオードＳＤ1 〜ＳＤ3 は上述の温度による電圧変化に
相当する温度特性を有するように設定する。
【００１４】第１の複合回路部品１は、図２に示すよう
に、複合回路素子３と、金属板から成る放熱支持板４
と、第１、第２、第３及び第４の導体層６、７、８、９
を一方の主面上に有する中継基板５と、第１、第２、第
３、第４及び第５の外部リード１０、１１、１２、１
３，１４と、第１、第２、第３及び第４の導線１５、１
６、１７、１８と、点線で囲んで示す被覆絶縁体１９と
から成る。複合回路素子３の裏面はコレクタ電極であっ
て半田によって支持板４に固着されている。複合回路素
子３の上面には、ベース電極２０、ダイオード取り出し
電極２１、エミッタ電極２２、抵抗取り出し電極２３が
設けられており、これ等が第１〜第４の導線１５〜１８
によってセラミック中継基板５上の第１〜第４の導体層
６〜９及び第１〜第４の外部リード１０〜１３にワイヤ
ボンディング方法によって接続されている。小型の複合
回路素子３の４つの電極２０、２１、２２、２３を外部
リード１０〜１３に導線１５〜１８によって直接に接続
せずに、クランク状パターンの導体層６〜９を中継して
接続しているので、導線１５〜１８は相互に接触するこ
となく安定的に接続されている。なお、導線１５〜１８
はクランク状導体層６〜９の一端と他端の２箇所にボン
ディングされているので、安定性が極めて高くなってお
り、被覆絶縁体１９を金型を使用した流動樹脂の注入で
形成する際に切断すること等の問題が発生しない。
に、複合回路素子３と、金属板から成る放熱支持板４
と、第１、第２、第３及び第４の導体層６、７、８、９
を一方の主面上に有する中継基板５と、第１、第２、第
３、第４及び第５の外部リード１０、１１、１２、１
３，１４と、第１、第２、第３及び第４の導線１５、１
６、１７、１８と、点線で囲んで示す被覆絶縁体１９と
から成る。複合回路素子３の裏面はコレクタ電極であっ
て半田によって支持板４に固着されている。複合回路素
子３の上面には、ベース電極２０、ダイオード取り出し
電極２１、エミッタ電極２２、抵抗取り出し電極２３が
設けられており、これ等が第１〜第４の導線１５〜１８
によってセラミック中継基板５上の第１〜第４の導体層
６〜９及び第１〜第４の外部リード１０〜１３にワイヤ
ボンディング方法によって接続されている。小型の複合
回路素子３の４つの電極２０、２１、２２、２３を外部
リード１０〜１３に導線１５〜１８によって直接に接続
せずに、クランク状パターンの導体層６〜９を中継して
接続しているので、導線１５〜１８は相互に接触するこ
となく安定的に接続されている。なお、導線１５〜１８
はクランク状導体層６〜９の一端と他端の２箇所にボン
ディングされているので、安定性が極めて高くなってお
り、被覆絶縁体１９を金型を使用した流動樹脂の注入で
形成する際に切断すること等の問題が発生しない。
【００１５】図３、図４及び図５は複合回路素子３を概
略的に示す。この複合回路素子３の上面には前述したベ
ース電極２０、ダイオード取り出し電極２１、エミッタ
電極２２、抵抗取り出し電極２３の他に、ダイオード相
互接続電極２４及びトランジスタ相互接続電極２５が設
けられている。
略的に示す。この複合回路素子３の上面には前述したベ
ース電極２０、ダイオード取り出し電極２１、エミッタ
電極２２、抵抗取り出し電極２３の他に、ダイオード相
互接続電極２４及びトランジスタ相互接続電極２５が設
けられている。
【００１６】図４は図３のＡ−Ａ断面を示し、図５は図
３のＢ−Ｂ断面及びＣ−Ｃ断面を示す。複合回路素子３
は、同一のシリコン半導体基板２６内にＮ型コレクタ領
域（基体半導体領域）２７ａと、これよりも不純物濃度
の高いＮ＋ 型コレクタ領域２７ｂと、第１のトランジ
スタＱ1 のための第１のＰ型ベース領域２８と、第１の
Ｎ＋ 型エミッタ領域２９と、第２のトランジスタＱ2
のための第２のＰ型ベース領域３０と、第２のＮ型エミ
ッタ領域３１と、第１及び第２のダイオードＤ1 、Ｄ2
のための第１及び第２のＰ型半導体領域３２、３３と、
Ｎ型半導体領域３４、３５と、Ｎ＋ 型ガードリング領
域３６と、ベースのワイヤボンディング対応Ｐ型半導体
領域３７とを有する。各Ｐ型ベース領域２８、３０、ダ
イオード用Ｐ型半導体領域３２、３３及びベースのワイ
ヤボンディング対応Ｐ型領域３７は基板２６の表面側を
除いてＮ型コレクタ領域２７ａにそれぞれ隣接してい
る。各Ｎ型エミッタ領域２９、３１及びダイオード用Ｎ
型半導体領域３４、３５は基板の表面側をのぞいてＰ型
ベース領域２８、３０及びダイオード用Ｐ型半導体領域
３２、３３にそれぞれ隣接している。
３のＢ−Ｂ断面及びＣ−Ｃ断面を示す。複合回路素子３
は、同一のシリコン半導体基板２６内にＮ型コレクタ領
域（基体半導体領域）２７ａと、これよりも不純物濃度
の高いＮ＋ 型コレクタ領域２７ｂと、第１のトランジ
スタＱ1 のための第１のＰ型ベース領域２８と、第１の
Ｎ＋ 型エミッタ領域２９と、第２のトランジスタＱ2
のための第２のＰ型ベース領域３０と、第２のＮ型エミ
ッタ領域３１と、第１及び第２のダイオードＤ1 、Ｄ2
のための第１及び第２のＰ型半導体領域３２、３３と、
Ｎ型半導体領域３４、３５と、Ｎ＋ 型ガードリング領
域３６と、ベースのワイヤボンディング対応Ｐ型半導体
領域３７とを有する。各Ｐ型ベース領域２８、３０、ダ
イオード用Ｐ型半導体領域３２、３３及びベースのワイ
ヤボンディング対応Ｐ型領域３７は基板２６の表面側を
除いてＮ型コレクタ領域２７ａにそれぞれ隣接してい
る。各Ｎ型エミッタ領域２９、３１及びダイオード用Ｎ
型半導体領域３４、３５は基板の表面側をのぞいてＰ型
ベース領域２８、３０及びダイオード用Ｐ型半導体領域
３２、３３にそれぞれ隣接している。
【００１７】基板２６の表面にはＳｉＯ2 （二酸化シリ
コン）から成る絶縁膜３８が設けられ、図４及び図５の
右端近傍に示すように絶縁膜３８の上にポリシリコン
（多結晶シリコン）から成る抵抗膜３９が帯状に形成さ
れている。また、抵抗膜３９の上に帯状にリンドープド
シリケートガラスから成る絶縁性薄膜４０が形成されて
いる。また、抵抗膜３９を形成した領域以外の絶縁膜３
８の上にも絶縁性薄膜４０が形成されている。絶縁膜３
８と絶縁性薄膜４０とから成る二重絶縁層には複数個の
開口が形成され、この開口を介して半導体領域に電極が
接続されている。即ち、第１のＮ＋ 型エミッタ領域２
９にはエミッタ電極２２が接続されている。第１のＰ型
ベース領域２８と第２のＮ＋ 型エミッタ領域３１は相
互接続電極２５によって接続されている。なお、相互接
続電極２５は第１のトランジスタＱ1 のベース電極及び
第２のトランジスタＱ2 のエミッタ電極としても機能し
ている。第２のＰ型ベース領域３０にはベース電極２０
が接続されている。このベース電極２０はボンディング
パッド部を得るために図４に示すＰ型半導体領域３７の
上に延在し且つ第１のダイオードＤ1 のためのＰ型半導
体領域３２に接続されている。従って、ベース電極２０
はダイオードＤ1 のアノード電極としても機能してい
る。第１のダイオード用Ｎ＋ 型半導体領域３４と第２
のダイオード用Ｐ型半導体領域３３は相互接続電極２４
によって接続されている。なお、相互接続電極２４は第
１のダイオードＤ1 のカソード電極及び第２のダイオー
ドＤ2 のアノード電極としても機能している。第２のダ
イオード用Ｎ＋ 型半導体領域３５にはダイオード取り
出し電極即ちカソード電極２１が接続されている。
コン）から成る絶縁膜３８が設けられ、図４及び図５の
右端近傍に示すように絶縁膜３８の上にポリシリコン
（多結晶シリコン）から成る抵抗膜３９が帯状に形成さ
れている。また、抵抗膜３９の上に帯状にリンドープド
シリケートガラスから成る絶縁性薄膜４０が形成されて
いる。また、抵抗膜３９を形成した領域以外の絶縁膜３
８の上にも絶縁性薄膜４０が形成されている。絶縁膜３
８と絶縁性薄膜４０とから成る二重絶縁層には複数個の
開口が形成され、この開口を介して半導体領域に電極が
接続されている。即ち、第１のＮ＋ 型エミッタ領域２
９にはエミッタ電極２２が接続されている。第１のＰ型
ベース領域２８と第２のＮ＋ 型エミッタ領域３１は相
互接続電極２５によって接続されている。なお、相互接
続電極２５は第１のトランジスタＱ1 のベース電極及び
第２のトランジスタＱ2 のエミッタ電極としても機能し
ている。第２のＰ型ベース領域３０にはベース電極２０
が接続されている。このベース電極２０はボンディング
パッド部を得るために図４に示すＰ型半導体領域３７の
上に延在し且つ第１のダイオードＤ1 のためのＰ型半導
体領域３２に接続されている。従って、ベース電極２０
はダイオードＤ1 のアノード電極としても機能してい
る。第１のダイオード用Ｎ＋ 型半導体領域３４と第２
のダイオード用Ｐ型半導体領域３３は相互接続電極２４
によって接続されている。なお、相互接続電極２４は第
１のダイオードＤ1 のカソード電極及び第２のダイオー
ドＤ2 のアノード電極としても機能している。第２のダ
イオード用Ｎ＋ 型半導体領域３５にはダイオード取り
出し電極即ちカソード電極２１が接続されている。
【００１８】第１のトランジスタＱ1 のエミッタ電極２
２は帯状抵抗膜３９の幅方向の一端部の上に延在し、更
に絶縁性薄膜４０の上に延在し、一方の抵抗端子として
の機能も有している。抵抗取り出し電極２３は抵抗膜３
９の幅方向の他端部の上に形成されていると共に絶縁性
薄膜４０の上にも延在している。エミッタ電極２２と抵
抗取り出し電極２３との間はギャップによって分離され
ているが、これ等の間の抵抗値はギャップに依存しない
で、帯状の絶縁性薄膜４０の幅に依存して決定されてい
る。絶縁性薄膜４０はＡｌ（アルミニウム）金属層から
成るエミッタ電極２２及び抵抗取り出し電極２３よりも
薄く形成されている。従って、絶縁性薄膜４０のエッチ
ングによるパターンの寸法誤差は電極２２、２３のそれ
よりも小さい。従って、電極２２、２３間の抵抗値の精
度を高めることができる。また、電極２２、２３の厚さ
が抵抗値の精度に無関係になるので、電極２２、２３の
厚さを厚くしてこの電流容量を高めることができる。
２は帯状抵抗膜３９の幅方向の一端部の上に延在し、更
に絶縁性薄膜４０の上に延在し、一方の抵抗端子として
の機能も有している。抵抗取り出し電極２３は抵抗膜３
９の幅方向の他端部の上に形成されていると共に絶縁性
薄膜４０の上にも延在している。エミッタ電極２２と抵
抗取り出し電極２３との間はギャップによって分離され
ているが、これ等の間の抵抗値はギャップに依存しない
で、帯状の絶縁性薄膜４０の幅に依存して決定されてい
る。絶縁性薄膜４０はＡｌ（アルミニウム）金属層から
成るエミッタ電極２２及び抵抗取り出し電極２３よりも
薄く形成されている。従って、絶縁性薄膜４０のエッチ
ングによるパターンの寸法誤差は電極２２、２３のそれ
よりも小さい。従って、電極２２、２３間の抵抗値の精
度を高めることができる。また、電極２２、２３の厚さ
が抵抗値の精度に無関係になるので、電極２２、２３の
厚さを厚くしてこの電流容量を高めることができる。
【００１９】ガードリングとしてのＮ＋ 型半導体領域
３６の上には金属電極４１が設けられている。この金属
電極４１は等電位リングとして働く。
３６の上には金属電極４１が設けられている。この金属
電極４１は等電位リングとして働く。
【００２０】抵抗膜３８は図６に示すように帯状に形成
され、絶縁性薄膜４０は凹部即ち屈曲部４０ａを有する
パターンに形成されている。屈曲部４０ａを設けると抵
抗膜３９の幅方向の一端部と他端部の絶縁性薄膜４０を
介した対向面の長さが長くなり、抵抗値を小さくするこ
とができる。
され、絶縁性薄膜４０は凹部即ち屈曲部４０ａを有する
パターンに形成されている。屈曲部４０ａを設けると抵
抗膜３９の幅方向の一端部と他端部の絶縁性薄膜４０を
介した対向面の長さが長くなり、抵抗値を小さくするこ
とができる。
【００２１】上述から明らかなように、本実施例によれ
ば抵抗Ｒ1 をシリコン半導体基板２６上のポリシリコン
から成る抵抗膜３９によって得るので、信頼性が高く且
つ特性の優れたエミッタ抵抗Ｒ1 を得ることができる。
即ち、ポリシリコンは基板２６のシリコンに近い熱膨張
係数を有するので、安定性及び信頼性の高い抵抗Ｒ1を
提供することができる。
ば抵抗Ｒ1 をシリコン半導体基板２６上のポリシリコン
から成る抵抗膜３９によって得るので、信頼性が高く且
つ特性の優れたエミッタ抵抗Ｒ1 を得ることができる。
即ち、ポリシリコンは基板２６のシリコンに近い熱膨張
係数を有するので、安定性及び信頼性の高い抵抗Ｒ1を
提供することができる。
【００２２】なお、第２の複合回路部品２は、ショット
キバリアダイオードＳＤ1 、ＳＤ2、ＳＤ3 を含む構成
になっている。即ち、ＰＮ接合ダイオードＤ1 、Ｄ2 を
含む第１の複合回路部品１とショットキバリアダイオー
ドＳＤ1 、ＳＤ2 、ＳＤ3 を含む第２の複合回路部品２
との組合せによってＳＥＰＰ回路を形成している。図１
のＢ級プッシュプル回路では、ひずみをなくすためにベ
ース・エミッタ間にあらかじめカットオフ点までのバイ
アスを加えておく必要がある。このためには、Ｄ1 、Ｄ
2 、ＳＤ1 、ＳＤ2 、ＳＤ3 の順方向電圧及び抵抗Ｒ3
での電圧降下の和Ｖ1 をＱ1 〜Ｑ4 のベース・エミッタ
間順方向電圧の和Ｖ2 とほぼ等しくする必要がある。ま
た、温度上昇によるトランジスタの電流増加を抑制する
ためには、温度上昇によるトランジスタＱ1 〜Ｑ4 の順
方向電圧降下の総和がＤ1 、Ｄ2 、ＳＤ1 、ＳＤ2 、Ｓ
Ｄ3 の温度上昇による順方向電圧降下の総和よりも小さ
いことが望まれる。このことを満足するために、全ての
温度補償ダイオードをＰＮ接合ダイオードで構成する
と、温度補償ダイオードに流れる電流はトランジスタＱ
1 〜Ｑ2 のベース・エミッタ間電流の約ｈFE倍であるか
ら、上記の様にＶ1 とＶ2 とをほぼ等しくするためには
温度補償ダイオードの面積をトランジスタのベース・エ
ミッタ間ＰＮ接合面積の約ｈFE倍としなければならず現
実的ではない。ところが、本実施例では、ＰＮ接合ダイ
オードによる順方向電圧の増大をショットキバリアダイ
オードで制限しつつトランジスタの温度上昇による電流
増加も抑制している。即ち、ＰＮ接合ダイオードの順方
向電圧ＶF は約０．６Ｖであり、ショットキバリアダイ
オードの順方向電圧ＶF は約０．３Ｖである。従って、
ショットキバリアダイオードの順方向電流を増大させて
もＰＮ接合ダイオードに比べてショットキバリアダイオ
−ドの順方向電圧を低く保つことができる。このため、
ショットキバリアダイオード１個あたりが占めるチップ
上の面積は、ＰＮ接合のそれに比べて十分小さい。本実
施例では、第１の複合回路部品１中のＰＮ接合ダイオー
ドの面積は第２の複合回路部品２中のショットキバリア
ダイオードが占める面積と同程度としている。このた
め、ＰＮ接合ダイオード２つ分の順方向電圧はトランジ
スタＱ1 、Ｑ2 のベース・エミッタ間順方向電圧和より
も大きくなっている。しかしながら、第２の複合回路部
品２中のショットキバリアダイオードＳＤ1〜ＳＤ3 の
順方向電圧はＰＮ接合ダイオードの順方向電圧よりも小
さいので、ショットキバリアダイオードを３個入れて温
度補償機能を十分に発揮させてトータルの温度補償ダイ
オードＤ1 、Ｄ2 、ＳＢＤ1 、ＳＢＤ2 、ＳＢＤ3 の順
方向電圧和Ｖ1 をＱ1 〜Ｑ4 のベース・エミッタ間順方
向電圧和Ｖ2 とほぼ一致させている。結果として第１と
第２の複合回路部品１、２を小さいサイズでほぼ同一の
大きさとして歪み防止と温度補償が良好に達成でき且つ
放熱性のバランスを良くし且つコスト低減を図れる。
キバリアダイオードＳＤ1 、ＳＤ2、ＳＤ3 を含む構成
になっている。即ち、ＰＮ接合ダイオードＤ1 、Ｄ2 を
含む第１の複合回路部品１とショットキバリアダイオー
ドＳＤ1 、ＳＤ2 、ＳＤ3 を含む第２の複合回路部品２
との組合せによってＳＥＰＰ回路を形成している。図１
のＢ級プッシュプル回路では、ひずみをなくすためにベ
ース・エミッタ間にあらかじめカットオフ点までのバイ
アスを加えておく必要がある。このためには、Ｄ1 、Ｄ
2 、ＳＤ1 、ＳＤ2 、ＳＤ3 の順方向電圧及び抵抗Ｒ3
での電圧降下の和Ｖ1 をＱ1 〜Ｑ4 のベース・エミッタ
間順方向電圧の和Ｖ2 とほぼ等しくする必要がある。ま
た、温度上昇によるトランジスタの電流増加を抑制する
ためには、温度上昇によるトランジスタＱ1 〜Ｑ4 の順
方向電圧降下の総和がＤ1 、Ｄ2 、ＳＤ1 、ＳＤ2 、Ｓ
Ｄ3 の温度上昇による順方向電圧降下の総和よりも小さ
いことが望まれる。このことを満足するために、全ての
温度補償ダイオードをＰＮ接合ダイオードで構成する
と、温度補償ダイオードに流れる電流はトランジスタＱ
1 〜Ｑ2 のベース・エミッタ間電流の約ｈFE倍であるか
ら、上記の様にＶ1 とＶ2 とをほぼ等しくするためには
温度補償ダイオードの面積をトランジスタのベース・エ
ミッタ間ＰＮ接合面積の約ｈFE倍としなければならず現
実的ではない。ところが、本実施例では、ＰＮ接合ダイ
オードによる順方向電圧の増大をショットキバリアダイ
オードで制限しつつトランジスタの温度上昇による電流
増加も抑制している。即ち、ＰＮ接合ダイオードの順方
向電圧ＶF は約０．６Ｖであり、ショットキバリアダイ
オードの順方向電圧ＶF は約０．３Ｖである。従って、
ショットキバリアダイオードの順方向電流を増大させて
もＰＮ接合ダイオードに比べてショットキバリアダイオ
−ドの順方向電圧を低く保つことができる。このため、
ショットキバリアダイオード１個あたりが占めるチップ
上の面積は、ＰＮ接合のそれに比べて十分小さい。本実
施例では、第１の複合回路部品１中のＰＮ接合ダイオー
ドの面積は第２の複合回路部品２中のショットキバリア
ダイオードが占める面積と同程度としている。このた
め、ＰＮ接合ダイオード２つ分の順方向電圧はトランジ
スタＱ1 、Ｑ2 のベース・エミッタ間順方向電圧和より
も大きくなっている。しかしながら、第２の複合回路部
品２中のショットキバリアダイオードＳＤ1〜ＳＤ3 の
順方向電圧はＰＮ接合ダイオードの順方向電圧よりも小
さいので、ショットキバリアダイオードを３個入れて温
度補償機能を十分に発揮させてトータルの温度補償ダイ
オードＤ1 、Ｄ2 、ＳＢＤ1 、ＳＢＤ2 、ＳＢＤ3 の順
方向電圧和Ｖ1 をＱ1 〜Ｑ4 のベース・エミッタ間順方
向電圧和Ｖ2 とほぼ一致させている。結果として第１と
第２の複合回路部品１、２を小さいサイズでほぼ同一の
大きさとして歪み防止と温度補償が良好に達成でき且つ
放熱性のバランスを良くし且つコスト低減を図れる。
【００２３】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） トランジスタＱ2 、Ｑ4 を省いた構成とするこ
とができる。 （２） 電流容量を大きくするために導線１５〜１８を
それぞれ複数本とすることができる。
く、例えば次の変形が可能なものである。 （１） トランジスタＱ2 、Ｑ4 を省いた構成とするこ
とができる。 （２） 電流容量を大きくするために導線１５〜１８を
それぞれ複数本とすることができる。
【図１】実施例に係わるＳＥＰＰ回路装置を示す回路図
である。
である。
【図２】図１の回路装置における第１の複合回路部品を
示す平面図である。
示す平面図である。
【図３】図２の複合回路素子を示す平面図である。
【図４】図２のＡ−Ａ断面によって複合回路素子を示す
図である。
図である。
【図５】図２のＢ−Ｂ断面、Ｃ−Ｃ断面によって複合回
路素子を示す図である。
路素子を示す図である。
【図６】図４及び図５の抵抗膜及び絶縁性薄膜を示す平
面図である。
面図である。
１、２ 第１及び第２の複合回路部品 Ｄ1 、Ｄ2 ＰＮ接合ダイオード Ｑ1 、Ｑ2 トランジスタ ３９ 抵抗膜 ４０ 絶縁性薄膜
Claims (6)
- 【請求項１】 エミッタ領域とベース領域とコレクタ領
域とを含むシリコン半導体基板と、 前記半導体基板の一方の主面に選択的に形成された絶縁
膜と、 前記半導体基板の前記一方の主面側に配置され且つ前記
エミッタ領域に接続されたエミッタ電極と、 前記半導体基板の前記一方の主面側に配置され且つ前記
ベース領域に接続されたベース電極と、 前記半導体基板の他方の主面側に配置され且つ前記コレ
クタ領域に接続されたコレクタ電極と、 前記半導体基板の前記一方の主面の前記絶縁膜の上に配
置され且つその一端部が前記エミッタ電極に接続され且
つポリシリコンから成る抵抗膜と、 前記抵抗膜の他端部に接続された抵抗取り出し電極とを
備えた複合回路部品。 - 【請求項２】 前記抵抗膜の上に帯状に絶縁性薄膜が形
成され、 前記絶縁性薄膜は前記エミッタ電極及び前記抵抗取り出
し電極よりも薄く形成され、 前記エミッタ電極は前記絶縁性薄膜の上に延在し、 前記抵抗取り出し電極は前記絶縁性薄膜の上に延在し、 前記エミッタ電極と前記抵抗取り出し電極との間の抵抗
値が前記絶縁性薄膜の幅に基づいて決定されていること
を特徴とする請求項１記載の複合回路部品。 - 【請求項３】 前記絶縁性薄膜は前記抵抗膜の上に屈曲
部を有するパターンに形成されていることを特徴とする
請求項１又は２記載の複合回路部品。 - 【請求項４】 前記半導体基板はダイオードを形成する
ための第１及び第２のダイオード用半導体領域を含み、
前記第１のダイオード用半導体領域は前記ベース電極に
接続され、前記第２のダイオード用半導体領域にダイオ
ード取り出し電極が接続されていることを特徴とする請
求項１又は２又は３記載の複合回路部品。 - 【請求項５】 前記半導体基板は前記エミッタ領域と前
記ベース領域と前記コレクタ領域の代わりにダーリント
ントランジスタを形成する前段トランジスタと後段トラ
ンジスタを含み、前記後段トランジスタは後段トランジ
スタ用エミッタ領域と後段トランジスタ用ベース領域と
後段トランジスタ用コレクタ領域を有し、前記前段トラ
ンジスタは前段トランジスタ用エミッタ領域と前段トラ
ンジスタ用ベース領域と前段トランジスタ用コレクタ領
域を有し、 前記前段トランジスタ用エミッタ領域は前記後段トラン
ジスタ用ベース領域に接続され、 前記エミッタ電極は前記後段トランジスタ用エミッタ領
域に接続され、 前記ベース電極は前記前段トランジスタ用ベース領域に
接続され、 前記コレクタ電極は前記前段トランジスタ用コレクタ領
域及び前記後段トランジスタ用コレクタ領域に接続され
ていることを特徴とする請求項１又は２又は３又は４記
載の複合回路部品。 - 【請求項６】 更に、放熱性を有する支持板と、第１、
第２、第３及び第４の中継接続導体層を有する絶縁基板
と、第１、第２、第３、第４及び第５の外部リードとを
有し、 前記半導体基板は前記支持板の上に配置され、 前記半導体基板の前記他方の主面の前記コレクタ電極は
前記支持板に接続され、 前記絶縁基板は前記支持板の上に固着され且つ平面的に
見て前記半導体基板と前記第１〜第５の外部リードとの
間に配置され、 前記ベース電極と前記第１の中継接続導体層と前記第１
の外部リードとを接続する第１の導線と、前記ダイオー
ド取り出し電極と前記第２の中継接続導体層と前記第２
の外部リードを接続する第２の導線と、前記エミッタ電
極と前記第３の中継接続導体層と前記第３の外部リード
とを接続する第３の導線と、前記抵抗取り出し電極と前
記第４の中継接続導体層と前記第４の外部リードとを接
続する第４の導線とを有し、 前記第５の外部リードは前記支持板に接続されているこ
とを特徴とする請求項４又は５記載の複合回路部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25017795A JP3483174B2 (ja) | 1995-09-04 | 1995-09-04 | 複合回路部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25017795A JP3483174B2 (ja) | 1995-09-04 | 1995-09-04 | 複合回路部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974140A true JPH0974140A (ja) | 1997-03-18 |
| JP3483174B2 JP3483174B2 (ja) | 2004-01-06 |
Family
ID=17203970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25017795A Expired - Fee Related JP3483174B2 (ja) | 1995-09-04 | 1995-09-04 | 複合回路部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3483174B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5116899A (en) * | 1986-12-15 | 1992-05-26 | Chisso Corporation | Resin composition for electric insulation materials for vehicles |
| US6852580B2 (en) | 1999-11-19 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2009207060A (ja) * | 2008-02-29 | 2009-09-10 | Mitsubishi Electric Corp | 高周波半導体増幅器 |
-
1995
- 1995-09-04 JP JP25017795A patent/JP3483174B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5116899A (en) * | 1986-12-15 | 1992-05-26 | Chisso Corporation | Resin composition for electric insulation materials for vehicles |
| US6852580B2 (en) | 1999-11-19 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2009207060A (ja) * | 2008-02-29 | 2009-09-10 | Mitsubishi Electric Corp | 高周波半導体増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3483174B2 (ja) | 2004-01-06 |
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