JPH0147018B2 - - Google Patents
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- JPH0147018B2 JPH0147018B2 JP59276138A JP27613884A JPH0147018B2 JP H0147018 B2 JPH0147018 B2 JP H0147018B2 JP 59276138 A JP59276138 A JP 59276138A JP 27613884 A JP27613884 A JP 27613884A JP H0147018 B2 JPH0147018 B2 JP H0147018B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は相補型半導体装置の製造方法に関し、
特にコンタクトホールと配線の形成に改良を加え
た相補型半導体装置の製造方法に係わる。
特にコンタクトホールと配線の形成に改良を加え
た相補型半導体装置の製造方法に係わる。
（発明の技術的背景とその問題点）
周知の如く、半導体装置の高速化、高集積化が
進んで素子の小型化が行われているに従い、配線
用のコンタクトホールのサイズも著しい縮小を行
なうことが必要とされている。ところで、コンタ
クトホールのサイズを縮小する場合、素子の縦方
向の寸法も比例して縮小されるとは限らない。一
般には、素子の微細化に従つて例えばコンタクト
ホール部の絶縁膜の膜厚とコンタクトホールのサ
イズとの比は大きくなり、深いコンタクト窓を形
成することが必要とされる。このように、深いコ
ンタクトホールを形成し、そこに配線用金属を被
着形成し配線を形成した場合、コンタクトホール
内において配線に局部的に薄い部分が形成する等
の不都合が生じ、配線の信頼性が著しく低下す
る。
進んで素子の小型化が行われているに従い、配線
用のコンタクトホールのサイズも著しい縮小を行
なうことが必要とされている。ところで、コンタ
クトホールのサイズを縮小する場合、素子の縦方
向の寸法も比例して縮小されるとは限らない。一
般には、素子の微細化に従つて例えばコンタクト
ホール部の絶縁膜の膜厚とコンタクトホールのサ
イズとの比は大きくなり、深いコンタクト窓を形
成することが必要とされる。このように、深いコ
ンタクトホールを形成し、そこに配線用金属を被
着形成し配線を形成した場合、コンタクトホール
内において配線に局部的に薄い部分が形成する等
の不都合が生じ、配線の信頼性が著しく低下す
る。
このようなことから、コンタクトホールの上部
にテーパを付け、コンタクトホール内への金属の
被着特性を向上させるため、次の技術が提案され
ている（特公昭58−4817）。即ち、これは、まず
半導体基板１上の絶縁膜２の上部に予め低温溶融
絶縁膜としてリンをドープしたガラス膜（PSG）
３を形成した後、コンタクトホール４を開孔し、
更に基板１全部を高温に加熱してPSG３を流動
化させテーパを形成する方法である。なお、図中
の５はＮ型の拡散層である。
にテーパを付け、コンタクトホール内への金属の
被着特性を向上させるため、次の技術が提案され
ている（特公昭58−4817）。即ち、これは、まず
半導体基板１上の絶縁膜２の上部に予め低温溶融
絶縁膜としてリンをドープしたガラス膜（PSG）
３を形成した後、コンタクトホール４を開孔し、
更に基板１全部を高温に加熱してPSG３を流動
化させテーパを形成する方法である。なお、図中
の５はＮ型の拡散層である。
しかしながら、この方法を相補型半導体装置に
適用した場合、 PSG中に不純物として含まれるリンが高温
状態でＰ型拡散層中に拡散すること、 Ｎ型拡散層中のｎ型不純物がＰ型拡散層中に
拡散、あるいはＰ型拡散層中のｐ型不純物がＮ
型拡散層中に拡散すること、 等の理由により、半導体基板表面のＮ型あるい
はＰ型拡散層の表面不純物濃度が低下し、次工程
で配線とのコンタクトを形成したい時にコンタク
ト抵抗の増大をもたらす。
適用した場合、 PSG中に不純物として含まれるリンが高温
状態でＰ型拡散層中に拡散すること、 Ｎ型拡散層中のｎ型不純物がＰ型拡散層中に
拡散、あるいはＰ型拡散層中のｐ型不純物がＮ
型拡散層中に拡散すること、 等の理由により、半導体基板表面のＮ型あるい
はＰ型拡散層の表面不純物濃度が低下し、次工程
で配線とのコンタクトを形成したい時にコンタク
ト抵抗の増大をもたらす。
（発明の目的）
本発明は上記事情に鑑みてなされたもので、コ
ンタクト抵抗の増大をもたらすことなく、コンタ
クトホールにテーパを形成して配線の信頼性を増
大し得る等の種々の効果を有した相補型半導体装
置の製造方法を提供することを目的とする。
ンタクト抵抗の増大をもたらすことなく、コンタ
クトホールにテーパを形成して配線の信頼性を増
大し得る等の種々の効果を有した相補型半導体装
置の製造方法を提供することを目的とする。
（発明の概要）
本願第１の発明は、Ｎ型拡散層、Ｐ型拡散層及
びゲート電極を夫々形成した半導体基板上に絶縁
膜を形成する工程と、前記Ｎ型拡散層、Ｐ型拡散
層に夫々対応する前記絶縁膜を選択的にエツチン
グ除去しコンタクトホールを形成する工程と、こ
のコンタクトホールから露出するＮ型拡散層、Ｐ
型拡散層表面に高融点金属のシリサイド膜を形成
する工程と、前記基板表面を加熱することにより
前記コンタクトホール周辺部の前記絶縁膜の少な
くとも一部を溶融しテーパを形成する工程と、前
記コンタクトホールに配線を形成する工程とを具
備し、異種不純物が拡散層へ混入したり、拡散
層から該拡散層を構成している不純物が消失する
ことを制御し、コンタクト抵抗の増大防止、配
線をコンタクトホール周辺部のテーパ部に形成し
て配線の信頼性確保等を図つたものである。
びゲート電極を夫々形成した半導体基板上に絶縁
膜を形成する工程と、前記Ｎ型拡散層、Ｐ型拡散
層に夫々対応する前記絶縁膜を選択的にエツチン
グ除去しコンタクトホールを形成する工程と、こ
のコンタクトホールから露出するＮ型拡散層、Ｐ
型拡散層表面に高融点金属のシリサイド膜を形成
する工程と、前記基板表面を加熱することにより
前記コンタクトホール周辺部の前記絶縁膜の少な
くとも一部を溶融しテーパを形成する工程と、前
記コンタクトホールに配線を形成する工程とを具
備し、異種不純物が拡散層へ混入したり、拡散
層から該拡散層を構成している不純物が消失する
ことを制御し、コンタクト抵抗の増大防止、配
線をコンタクトホール周辺部のテーパ部に形成し
て配線の信頼性確保等を図つたものである。
本願第２の発明は、本願第１の発明に対し、シ
リサイド膜の形成、基板上への絶縁膜の形成、コ
ンタクトホールの形成を順に行なつた後、テーパ
の形成、配線の形成を行なうもので、これにより
第１の発明と同様な効果を得ることを図つたもの
である。
リサイド膜の形成、基板上への絶縁膜の形成、コ
ンタクトホールの形成を順に行なつた後、テーパ
の形成、配線の形成を行なうもので、これにより
第１の発明と同様な効果を得ることを図つたもの
である。
以下、本発明を相補型MOSトランジスタの製
造に適用した場合について、第１図ａ〜ｅ、第２
図ａ，ｂを参照して説明する。
造に適用した場合について、第１図ａ〜ｅ、第２
図ａ，ｂを参照して説明する。
実施例 １
(1) まず、例えばＰ型の（100）のシリコン基板
１１表面にＮ型のウエル１２を形成した後、同
基板１１表面に素子分離領域１３を形成した。
つづいて、Ｎチヤネル側の基板１１上にゲート
酸化膜１４ａを介してｎ型不純物をドープした
多結晶シリコンからなるゲート電極１５ａを形
成するとともに、Ｐチヤネル側のウエル１２上
にゲート酸化膜１４ｂを介して上記と同材料の
ゲート電極１５ｂを形成した。次いで、Ｎチヤ
ネル側の基板１１表面にＮ型拡散層としての
N+型のソース領域１６、ドレイン領域１７を
形成した後、Ｐチヤネル側のウエル１２表面に
Ｐ型拡散層としてのP+型のソース領域１８、
ドレイン領域１９を形成した。以上、周知の技
術を用いる。更に、全面に層間絶縁膜としての
厚いSiO2膜２０、低温溶融絶縁膜としてのリ
ンドープガラス膜２１を形成した（第１図ａ図
示）。なお、低温での溶融性を増すためにリン
ドープガラス膜２１にはボロンを添加すること
が好ましい。
１１表面にＮ型のウエル１２を形成した後、同
基板１１表面に素子分離領域１３を形成した。
つづいて、Ｎチヤネル側の基板１１上にゲート
酸化膜１４ａを介してｎ型不純物をドープした
多結晶シリコンからなるゲート電極１５ａを形
成するとともに、Ｐチヤネル側のウエル１２上
にゲート酸化膜１４ｂを介して上記と同材料の
ゲート電極１５ｂを形成した。次いで、Ｎチヤ
ネル側の基板１１表面にＮ型拡散層としての
N+型のソース領域１６、ドレイン領域１７を
形成した後、Ｐチヤネル側のウエル１２表面に
Ｐ型拡散層としてのP+型のソース領域１８、
ドレイン領域１９を形成した。以上、周知の技
術を用いる。更に、全面に層間絶縁膜としての
厚いSiO2膜２０、低温溶融絶縁膜としてのリ
ンドープガラス膜２１を形成した（第１図ａ図
示）。なお、低温での溶融性を増すためにリン
ドープガラス膜２１にはボロンを添加すること
が好ましい。
(2) 次に、前記ソース領域１６，１８、ドレイン
領域１７，１９及びゲート電極１５ａ，１５ｂ
に対応するSiO2膜２０、ガラス膜２１を、写
真蝕刻法（PEP）法により選択的に除去し、
コンタクトホール２２を形成した（第１図ｂ図
示）。なお、ドレイン領域１９とゲート電極１
５ａ，１５ｂに対するコンタクトホールは図示
しない。つづいて、基板全面に厚さ500Åのチ
タン（Ti）膜２３を被着した。次いで、前記
N+型のソース、ドレイン領域１６，１７とそ
の上のTi膜２３との界面にはｎ型不純物であ
るヒ素あるいはリンを１×1015cm-2イオン注入
し、P+型のソース、ドレイン領域１８，１９
とその上のTi膜２３との界面にはｐ型不純物
であるボロンを同程度イオン注入した。なお、
このイオン注入工程は必ずしも必要でないが、
コンタクトホール部分に深いN+型またはP+型
層を形成することができ、接合の信頼性を増
す。しかる後、基板１１を600℃に加熱してソ
ース領域１６，１８、ドレイン領域１７，１９
上のTi膜２３を夫々基板１１のSiと反応させ、
チタンシリサイド層２４を形成した。この際、
SiO2膜２０やガラス膜２１上に形成されてて
いるTi膜２３は、基板１１と接触しないため
にSiとは反応せずTi膜のままである。更に、
Siを１×1015cm-2程度、全面にイオン注入した
（第１図ｃ図示）。このイオン注入は、チタンシ
リサイド層２４の形成反応を均一に促進させる
効果を有しており、行なうことが好ましい。
領域１７，１９及びゲート電極１５ａ，１５ｂ
に対応するSiO2膜２０、ガラス膜２１を、写
真蝕刻法（PEP）法により選択的に除去し、
コンタクトホール２２を形成した（第１図ｂ図
示）。なお、ドレイン領域１９とゲート電極１
５ａ，１５ｂに対するコンタクトホールは図示
しない。つづいて、基板全面に厚さ500Åのチ
タン（Ti）膜２３を被着した。次いで、前記
N+型のソース、ドレイン領域１６，１７とそ
の上のTi膜２３との界面にはｎ型不純物であ
るヒ素あるいはリンを１×1015cm-2イオン注入
し、P+型のソース、ドレイン領域１８，１９
とその上のTi膜２３との界面にはｐ型不純物
であるボロンを同程度イオン注入した。なお、
このイオン注入工程は必ずしも必要でないが、
コンタクトホール部分に深いN+型またはP+型
層を形成することができ、接合の信頼性を増
す。しかる後、基板１１を600℃に加熱してソ
ース領域１６，１８、ドレイン領域１７，１９
上のTi膜２３を夫々基板１１のSiと反応させ、
チタンシリサイド層２４を形成した。この際、
SiO2膜２０やガラス膜２１上に形成されてて
いるTi膜２３は、基板１１と接触しないため
にSiとは反応せずTi膜のままである。更に、
Siを１×1015cm-2程度、全面にイオン注入した
（第１図ｃ図示）。このイオン注入は、チタンシ
リサイド層２４の形成反応を均一に促進させる
効果を有しており、行なうことが好ましい。
(3) 次に、Siと反応していないTi膜２３を過酸
化水素、アンモニア、水混合液により除去した
後、全体を900℃程度に加熱した（第１図ｄ図
示）。なお、この加熱工程により、ガラス膜２
１が溶融してコンタクトホール部分並びにその
他のステツプ部分にテーパＡが形成され平滑化
されるとともに、チタンシリサイド層２４の抵
抗が更に低下した。つづいて、全面に配線用金
属としてAl合金を蒸着した後、パターニング
して前記コンタクトホール１２に配線２５を形
成し相補型MOSトランジスタを製造した（第
１図ｅ図示）。
化水素、アンモニア、水混合液により除去した
後、全体を900℃程度に加熱した（第１図ｄ図
示）。なお、この加熱工程により、ガラス膜２
１が溶融してコンタクトホール部分並びにその
他のステツプ部分にテーパＡが形成され平滑化
されるとともに、チタンシリサイド層２４の抵
抗が更に低下した。つづいて、全面に配線用金
属としてAl合金を蒸着した後、パターニング
して前記コンタクトホール１２に配線２５を形
成し相補型MOSトランジスタを製造した（第
１図ｅ図示）。
しかして、実施例１によれば、以下に示す効果
を有する。
を有する。
コンタクトホール２２から露出するソース領
域１６，１８やドレイン領域１７，１９の表面
にチタンシリサイド膜２４を形成するため、異
種不純物がコンタクトホール２２から前記ソー
ス、ドレイン領域１６〜１９へ混入することを
防止できる。また、前記と同様な理由により、
前記ソース、ドレイン領域１６〜１９から該領
域を構成する不純物がコンタクトホール２２を
介して基板の外へ消失する速度を低減できる。
従つて、これら領域１６〜１９の表面濃度の低
下を回避し、コンタクト抵抗の増大を防止でき
る。
域１６，１８やドレイン領域１７，１９の表面
にチタンシリサイド膜２４を形成するため、異
種不純物がコンタクトホール２２から前記ソー
ス、ドレイン領域１６〜１９へ混入することを
防止できる。また、前記と同様な理由により、
前記ソース、ドレイン領域１６〜１９から該領
域を構成する不純物がコンタクトホール２２を
介して基板の外へ消失する速度を低減できる。
従つて、これら領域１６〜１９の表面濃度の低
下を回避し、コンタクト抵抗の増大を防止でき
る。
コンタクトホール２２を形成した後、基板表
面を平坦化できる。特に、第１図ｄの900℃程
度の加熱工程でコンタクトホール周辺部にテー
パを形成することができるため、次の工程でコ
ンタクトホール２２に配線２５を形成する際、
従来の様に局部的に膜厚が薄い部分ができるこ
となく、一様な厚みにでき、配線２５の信頼性
を向上できる。
面を平坦化できる。特に、第１図ｄの900℃程
度の加熱工程でコンタクトホール周辺部にテー
パを形成することができるため、次の工程でコ
ンタクトホール２２に配線２５を形成する際、
従来の様に局部的に膜厚が薄い部分ができるこ
となく、一様な厚みにでき、配線２５の信頼性
を向上できる。
チタンシリサイド層２４の存在により、ソー
ス、ドレイン領域１６〜１９を浅く形成するこ
とができ、素子の微細化が可能となる。
ス、ドレイン領域１６〜１９を浅く形成するこ
とができ、素子の微細化が可能となる。
実施例 ２
まず、実施例１の第１図ａと同様にしてシリコ
ン基板１１にソース、ドレイン領域１６〜１９及
びゲート電極１５ａ，１５ｂ等を形成し、更にソ
ース・ドレイン領域１６〜１９の表面にチタンシ
リサイド膜２４を形成した後、SiO2膜２０、リ
ンドープガラス膜２１を形成した（第２図ａ図
示）。つづいて、前記チタンシリサイド膜２４に
対応するガラス膜２１、SiO2膜２０を夫々選択
的にエツチング除去し、コンタクトホール２２を
形成した（第２図ｂ図示）。以下、実施例１と同
様にして相補型MOSトランジスタを製造した。
ン基板１１にソース、ドレイン領域１６〜１９及
びゲート電極１５ａ，１５ｂ等を形成し、更にソ
ース・ドレイン領域１６〜１９の表面にチタンシ
リサイド膜２４を形成した後、SiO2膜２０、リ
ンドープガラス膜２１を形成した（第２図ａ図
示）。つづいて、前記チタンシリサイド膜２４に
対応するガラス膜２１、SiO2膜２０を夫々選択
的にエツチング除去し、コンタクトホール２２を
形成した（第２図ｂ図示）。以下、実施例１と同
様にして相補型MOSトランジスタを製造した。
しかるに、実施例２によれば、実施例１と同様
な効果を得ることができる。
な効果を得ることができる。
なお、上記実施例では、高融点金属としてチタ
ンを用いたが、これに限らず、例えばタングステ
ン、モリブデン等を用いてもよい。
ンを用いたが、これに限らず、例えばタングステ
ン、モリブデン等を用いてもよい。
以上詳述した如く本発明によれば、コンタクト
抵抗の増大の防止、拡散層への異種不純物の混入
の防止、配線の信頼性の向上、素子の微細化を達
成できる相補型半導体装置の製造方法を提供でき
るものである。
抵抗の増大の防止、拡散層への異種不純物の混入
の防止、配線の信頼性の向上、素子の微細化を達
成できる相補型半導体装置の製造方法を提供でき
るものである。
第１図ａ〜ｅは本発明の実施例１に係る相補型
MOSトランジスタの製造方法を工程順に示す断
面図、第２図ａ，ｂは本発明の実施例２に係る相
補型MOSトランジスタの製造方法を工程順に示
す断面図、第３図は従来の半導体装置の断面図で
ある。 １１…Ｐ型の（100）基板、１２…Ｎ型のウエ
ル、１３…素子分離領域、１４ａ，１４ｂ…ゲー
ト酸化膜、１５ａ，１５ｂ…ゲート電極、１６，
１８…ソース領域、１７，１９…ドレイン領域、
２０…SiO2膜、２１…リンドープガラス膜、２
２…コンタクトホール、２３…Ti膜、２４…チ
タンシリサイド膜、２５…配線。
MOSトランジスタの製造方法を工程順に示す断
面図、第２図ａ，ｂは本発明の実施例２に係る相
補型MOSトランジスタの製造方法を工程順に示
す断面図、第３図は従来の半導体装置の断面図で
ある。 １１…Ｐ型の（100）基板、１２…Ｎ型のウエ
ル、１３…素子分離領域、１４ａ，１４ｂ…ゲー
ト酸化膜、１５ａ，１５ｂ…ゲート電極、１６，
１８…ソース領域、１７，１９…ドレイン領域、
２０…SiO2膜、２１…リンドープガラス膜、２
２…コンタクトホール、２３…Ti膜、２４…チ
タンシリサイド膜、２５…配線。
Claims (1)
- 【特許請求の範囲】 １ Ｎ型拡散層、Ｐ型拡散層及びゲート電極を
夫々形成した半導体基板上に絶縁膜を形成する工
程と、前記Ｎ型拡散層、Ｐ型拡散層に夫々対応す
る前記絶縁膜を選択的にエツチング除去しコンタ
クトホールを形成する工程と、このコンタクトホ
ールから露出するＮ型拡散層、Ｐ型拡散層表面に
高融点金属のシリサイド膜を形成する工程と、前
記基板表面を加熱することにより前記コンタクト
ホール周辺部の前記絶縁膜の少なくとも一部を溶
融しテーパを形成する工程と、前記コンタクトホ
ールに配線を形成する工程とを具備することを特
徴とする相補型半導体装置の製造方法。 ２ Ｎ型拡散層、Ｐ型拡散層表面に高融点金属の
シリサイド膜を形成した後、コンタクトホールか
らＮ型拡散層中にはｎ型不純物を、かつＰ型拡散
層中にはｐ型不純物をイオン注入し、その後基板
表面を加熱することを特徴とする特許請求の範囲
第１項記載の相補型半導体装置の製造方法。 ３ Ｎ型拡散層、Ｐ型拡散層表面に高融点金属の
シリサイド膜を形成した後、Ｎ型拡散層、Ｐ型拡
散層中にシリコンをイオン注入し、その後基板表
面を加熱することを特徴とする特許請求の範囲第
１項記載の相補型半導体装置の製造方法。 ４ 半導体基板上にＮ型拡散層、Ｐ型拡散層及び
ゲート電極を夫々形成する工程と、前記Ｎ型拡散
層、Ｐ型拡散層表面に高融点金属のシリサイド膜
を形成する工程と、前記基板上に絶縁膜を形成す
る工程と、前記Ｎ型拡散層、Ｐ型拡散層上のシリ
サイド膜に夫々対応する前記絶縁膜を選択的にエ
ツチング除去しコンタクトホールを形成する工程
と、前記基板表面を加熱することにより前記コン
タクトホール周辺部の前記絶縁膜の少なくとも一
部を溶融しテーパを形成する工程と、前記コンタ
クトホールに配線を形成することを具備すること
を特徴とする相補型半導体装置の製造方法。 ５ Ｎ型拡散層、Ｐ型拡散層表面に高融点金属の
シリサイド層を形成した後、コンタクトホールか
らＮ型拡散層中にはｎ型不純物を、かつＰ型拡散
層中にはｐ型不純物をイオン注入し、その後基板
表面を加熱することを特徴とする特許請求の範囲
第４項記載の相補型半導体装置の製造方法。 ６ Ｎ型拡散層、Ｐ型拡散層表面に高融点金属の
シリサイド膜を形成した後、Ｎ型拡散層、Ｐ型拡
散層中にシリコンをイオン注入し、その後基板表
面を加熱することを特徴とする特許請求の範囲第
４項記載の相補型半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276138A JPS61156853A (ja) | 1984-12-28 | 1984-12-28 | 相補型半導体装置の製造方法 |
| US06/813,142 US4743564A (en) | 1984-12-28 | 1985-12-24 | Method for manufacturing a complementary MOS type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276138A JPS61156853A (ja) | 1984-12-28 | 1984-12-28 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156853A JPS61156853A (ja) | 1986-07-16 |
| JPH0147018B2 true JPH0147018B2 (ja) | 1989-10-12 |
Family
ID=17565305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276138A Granted JPS61156853A (ja) | 1984-12-28 | 1984-12-28 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156853A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222470A (ja) * | 1988-03-01 | 1989-09-05 | Nec Corp | 半導体装置 |
-
1984
- 1984-12-28 JP JP59276138A patent/JPS61156853A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156853A (ja) | 1986-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |