JPH01241843A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に係シ、特にマスタースライス方
式の集積回路装置の電源配線の配線に関する。

〔従来の技術〕

一般にＥＣＬ論理回路を基本構成とする乗積装置は、論
理回路動作の高速性と負荷駆動能力の大きさとにおいて
、ＴＴＬ等の他の回路方式、およびＣＭＯ８型集積画集
積回路装置優位にある。

内部論理回路をＥＣＬ論理回路構成としたゲートアレイ
型マスタースライス方式の集積回路装置（以後ゲートア
レイと称する）は、論理回路動作の高速性と負荷駆動能
力の大きさに加えて、所望の論理回路を配線工程によ多
構成するために、フルカスタム方式の集積回路装置を製
作するのに比べ、短期間で製作できる。このため、ｉ計
算機や計測機器等に多く使用きれている。

第４図はＥＣＬ論理回路のバッファ・インバータ回路の
回路図である。第４図に示す様に、ＥＣＬ論理回路は論
理回路部３１とエミツタ７オロワ部３２とに分けて考え
られ、論理回路部３１で論理動作をさせ、エミッタフォ
ロワ部３２で論理信号るドライブして、次段回路に伝達
している。論理回路部３１での消費電力は、カレントソ
ース用基準電位ＶＣ８と、トランジスタ５のペース、エ
ミッタ接合電位ＶＦと、抵抗３とによって決まシ、論理
動作に関わらず、一定のカレントソース電流が流れてい
る。

論理動作は、入力端子ＩＮのレベルが基準電位■几よυ
高レベルであれば、トラ／ジスタロの動作が支配的とな
シ、抵抗ＩＫｔ流が流れるため、出力端子Ｑは低レベル
となシ、抵抗２には殆ど電流が流れないので、出力端子
Ｑは高レベルとなる。

ここで論理振幅は、抵抗１．２と抵抗３の比で決められ
る。エミツタ７オロワ部３２の消費電力は、論理状態に
よシ変化するが、おおむねトランジスタ８．９のペース
印加電圧と、抵抗１０’、１１’とによって決足される
。

近年、ＥＣＬ論理回路を基本構成とする大規模なゲート
アレイが製作されているが、これらの集積回路装置は最
高電位電源電圧（以後ＧＮＤ電位と称する。）、最低電
位電源電圧（以後ＶＥＥ［位と称する。）の他に、従来
はＥＣＬ出力信号レベルの終端電位としてのみ使用され
ていた終端電位電源電圧（以後ＶＴｔ位と称する）を供
給する必要がある。他の各種基準電位は、集積回路装置
内に内蔵された各基準電位発生回路によ多発生され供給
されている。

第３図はこれらの集積回路装置に使用されているＥＣＬ
論理回路のバッファ・インバータ回路の回路図である。

同図において、論理回路部３１は、第４図の論理回路部
３１と全く同一構成であシ、エミツタ７オロワ部３２の
抵抗１０．１１の終端電位が、ＶＥＥ電位ではなく、Ｖ
Ｔｉ位に接続されていることが相異する点である。

第３図の回路と第４図の回路のトランジスタ６゜７．５
，８，９、抵抗１，２，３ＧＮＤ％位、ＶＥＥ電位が同
じであれば、第３図の回路と第４図の回路との論理回路
部３１の消費電力は同じであるが、エミッタフォロワ部
３２の消費電力は通常異なる。

？’ｌＬｔハ、ｏＮＤ１１位＝ｏｖ、ＶＥＲ’ｌ［＝−
４，５ＶＶＴ電位＝−２Ｖ、出力端子Ｑがともに高しペ
沁−０，７Ｖで、エミッタフォロワ電流が等しい場合、
消費電力の比は１．３　：　３．８＝１　：　２．９２
となシ、抵抗ＲＢ７がＶＴ電位に接続されている場合、
第４図のＶＥＥ電位に接続されている場合に比べ、エミ
ツタ７オロワ部３２の消費電力は約３分の１に削減され
る。また、出力端子Ｑは、ともに低レベルニー１．２Ｖ
。

トランジスタ８．９のペース、エミッタ接合電位ＶＦが
殆ど一定であるとすると、消費電力の比はｏ、ｓ　：　
３．３＝ｌ　：　４．１２５となり、エミツタ７オロワ
部３２の消費電力は約４分の１に削減される。

集積回路装置全体としても、消費電力が２０％乃至３０
％削減されるため、集積回路装置を使用する機器側の電
源の能力や令却能力の負担等が軽減され、この種のゲー
トアレイの用途は拡大している。

〔発明が解決しようとする課題〕

しかしながら、エミツタ７オロワ部の３２抵抗終端電位
をＶＴｔ位とした場合、従来のエミツタ７オロワ部の３
２抵抗終端電位がＶＥＲ［位の場合に比べ、負荷駆動能
力が低下する。この現象は、論理信号出力レベルが高レ
ベルから低レベルに変化するとき、頭書な差となってあ
られれる。

このため、クロック信号等駆動能力を要求される回路、
あるいはとくに高速動作を要求される回路にはエミツタ
７オロワ部３２の抵抗終端電位をＶｇＥ電位としたブロ
ックが使用される。

ＥＣＬ論理回路を基本構成とするゲートアレイを使用す
る目的は１回路部作の亮速性を期待するところが多く、
要求される回路動作速度を満足するためにエミツタ７オ
ロワ部の抵抗終端電位をＶＥＥ電位としたブロックが多
用されることがある。エミツタ７オロワ部の抵抗終端電
位をＶＥＥ電位としたブロックが多用されると、以下の
問題が生じる。

エミッタフォロワ電流が、本来はカレントソース電流の
み流れる最低電位電源電圧供給用配線（以後、ＶＥＥ配
線と称する）に流れ込むため、ＶＥＥ配線を流れる電流
が増大し、配線抵抗成分によシミ源電圧がレベルシフト
し、内部電圧レベルシフト量が増大し、電気的特性が劣
化する。

−万、エミツタ７オロワ部３２での消費電力が６一 増加するため、ゲートアレイを使用する機器側の電源の
能力や冷却能力の負担が増大するが、これは集積回路装
置ｔを使用する機器側の電源の能力や冷却能力等に余裕
があれば、対応可能である。

第５図はゲートアレイの一つの内部セル領域の［源配線
パターンの平面図である。同図において、最高電位電源
電圧供給用配線（以後ＧＮＤ配線と称する）５１１終端
電位電源電圧供給用配線（以後ｖＴ配線と称−ｊる）５
２，５３、ｖＥＥ電ｅ配、Ｈｓ４，５５、点線で囲まれ
た個々の領域が一つの内部セル領域であシ、図示しては
いないが、この内部セル領域には論理回路を構成できる
複数のトランジスタ、抵抗、ダイオードが予め布設され
ておシ、論理回路動作に必要なカレントンース用基準電
位電源電圧■Ｃ８や、基準電位電源電圧ＶＲ等の各種基
準電位電源電圧供給用配線は、例えばＧＮＤ配線５１と
ＶＴ配線５２との間の領域に布設されているものとする
。

第３図のバッファ・インバータ回路が、第５図の内部セ
ル領域で構成されるとき、第３図のバッファ・インバー
タ回路のＧＮＤｌｉ位はＧＮＤ配線５１゜ＶＥＥ電位は
ＶＥＥ配線５４．エミッタフォロワの出力端子Ｑ側の抵
抗ＲＦｉＦを終端しているＶＴ電位はＶＴ配線５２．エ
ミッタ７オロワの出刃端子Ｑ側の抵抗ｈＦを終端してい
るＶＴ電位はＶＴ配線５３によシ供給てれるものとする
。

第４図のバッファ・インバータ回路も同様に、第５図の
内部セル領域で構成されるとき、第４図のバッファ・イ
ンバータ回路のＧＮＤ電位はＧＮＤ配線５１．論理回路
部４１とエミッタフォロワの出力端子Ｑ側の抵抗”１４
　Ｆ’を終端しているＶＥＥ電位はＶＥＥ配線５２、エ
ミッタフォロワの出カ端子Ｑ側の抵抗ＲＦ＋Ｐ′を終端
しているＶＥＥ電位はＶＥＥ配線５５によシ供給される
ものとする。

第６図は従来の回路例を示したものである。第６図は、
ゲートアレイの内部論理回路領域の電源配線パターンの
部分を示す平面図であシ、同図において、ＧＮＤ配線６
１１，６２１ＶＴ配線６１２．６１３゜６２２．６２３
、ＶＥＲ配ｆｉ！６１４．６１５゜６２４．６２５が示
しである。各々の点線で囲まれた領域が、第５図で示し
た１つの内部セル領域である。

いま、ゲートアレイの内部論理回路領域に布設される各
電源配線の配線幅は、電源配線の布設方向に１０個の内
部セル領域が並んでいるものとし、第３図のバッファ・
インバータ回路のようなエミッタフォロワ部３２の抵抗
終端電位をＶＴ電位としたブロックが使用されることを
前提に決められているものとする。すなわち、第３図の
回路の１個のカレントソース電流と出力信号レベルが高
レベルのときの１個のエミッタフォロワ電流は等しく１
ｍＡ流れるものとし、論理回路の電気的特性の劣化が始
まる電源電圧のレベルシフト量は５０ｍＶであるものと
する。この条件よシ、１つの内部セル領域の両端間の配
線抵抗はＧＮＩ）配線６１１゜６２１がｌΩ、ＶＴ配線
６１２，６１３，６２２゜６２３が３Ω、ＶＥ’Ｅ配線
６１４．６１５，６２４゜６２５が３Ωとなる配線幅で
布設されている。

第７図はゲートアレイの内部論理回路領域におけるブロ
ックの配置位置を表わすブロック配置図であり、各々の
実線で囲まれた領域が一つの内部セル領域である。実線
部分が、第６図の電源配線パターンに対応した行列でろ
り、点線部分はその他の内部セル領域が存在しているこ
と−と表わしている。

第７図のようにフ゛ロックが凸装置されると、ＶＴ配線
６１２，６１３にはそれぞれ１０個のエミッタフォロワ
電流により５ｍＡ流れ、配線抵抗による電源電圧のレベ
ルシフト量は４５ｍＶとなる。ＶＥＥ配線６２４には１
０個のエミッタフォロワ電流によｐ５ｍＡ流れ、配線抵
抗による電源電圧のレベルシフト罎゛は４５ｍＡとなる
。ＶＥＥ配線６２５には、電流が流れない。したがって
、ＧＮＤ配：１６１１には１５ｍＡの電流が流れ、配線
抵抗による電源電圧のレベルシフト量は４５ｍＶとなる
。この場合ＧＮＤ配線６１１．ＶＴ配線６１２，６１３
．ＶＥＥ配線６１４，６１５の全ての配線は、配線抵抗
による電源電圧のレベルシフト量が５０ｍＶ以下であり
、電気的特性の劣化が生じることはない。

ＶＴ配線６２２．６２３には、それぞれ５個のエミッタ
７オロワ電流によｌ）　２．５ｍＡ流れ、配線抵抗によ
る電源電圧のレベルシフト量は２２．５ｍＶとなる。Ｖ
ＥＥ配線６２４には１０個のカレントソース電流と５個
のエミッタ７オロワ電流によル、７、５　ｍＡの電流が
流れ、配線抵抗による電源電圧のレベルシフト量は６７
．５ｍＶとなる。ＶＥＲ配線６２５には、５個のエミッ
タ７オロワ電流によ！ｌ）　２．５ｍＡが流れ、配線抵
抗による電源電圧のレベルシフト量は２．２５ｍＶとな
る。したがって、ＧＮＤ配線６２１には、１５ｍＡの電
流が流れ、配線抵抗による電源電圧のレベルシフト量は
、４５ｍＶとなる。この場合、Ｇ、ＮＤ配１６２１．Ｖ
Ｔ配線６２２，６２３、ＶＥＥ配線６２５は配線抵抗に
よる電源電圧のレベルシフト黛が５０ｍＶ以下であシ、
電気的特性の劣化が生じることはないが、ＶＥＲ配線６
２４は配線抵抗による電源電圧のレベルシフト量が５０
ｍＶを超えておシ、電気的特性の劣化が生じる。このよ
うに、エミッタフォロワ部３２の抵抗終端電位をＶＥＥ
ｔ位としたブロックを多用すると、一部のＶＥＥ配線を
流れる電流が大きいために、電位レベルシフト量が許容
限界値を超え、電気的特性の劣化が生じ、ゲートアレイ
としての性能が低下するという問題がある。

このような場合には、ブロックの配置を変更して、ブロ
ックＢが同一電源配線に集中しないように配置する千法
がとられるが、配置変更によシミ源配線の電位レベルシ
フト量が許容限界値を超えることによる電気的特性の劣
化は生じないようにしたとき、ブロックが必ずしも最適
位置に配置されるとは限らない。このため、場合によっ
てはブロック間配線の配線長が長くなシ、配線遅延の増
加によシ、回路の動作速度が低下するという問題がある
。

本発明の目的は、前記欠点が解決され、配線長が長くな
らず、回路の動作速度が低下せず、電気的特性の劣化が
生じないようにした集積回路装置を提供することにある
。

〔課題を解決するための手段〕

本発明の構成は、基本セルをマトリクス状に配置した内
部セルアレイ領域を備えたゲートアレイ型マスタースラ
イス方式の集積回路装置において、前記内部セルアレイ
領域内の第１の基本セル上に布設された電源供給配線群
と第２の基本セル上に布設された電源供給配線群とが、
前記各群内における用途別電源配線の布設配置を同様と
し、前記各布設の配線幅を、流れる電流値に応じて異と
したことを特徴とする集積回路装置。

〔実施例〕

次に本発明を実施例を用いて詳細に説明する。

第１図は本発明の一実施例の集積回路装置の配線平面図
である。同図において、ゲートアレイ型の内部論理回路
領域の電源配線バター／を部分的に示しておシ、ＧＮＤ
配線Ｉｌｌ、１２１があシ、ＶＴ配線１１２，１１３，
１２２，１２３があり、さらにＶＥＲ配線１１４，１１
５，１２４，１２５があり、点線で囲まれた個々の領域
が、第５図で示した一つの内部セル領域である。第１図
では、従来例と同じく第７図に示すようにブロックを配
置した場合の内部論理回路領域の電源配線パターンを表
わしておシ、ゲートアレイ型の内部論理回路領域に布設
される各電源配線の配線幅は電源配線の布設方向に１０
個の内部セル領域が並んでいるものとし、論理回路の電
気的特性の劣化が始まる電源電圧のレベルシフト量は５
０ｍＶであるものとする。第１図においてＶＴ配線１１
２．１１３にはそれぞれ１０個のエミッタ７オロワ電流
によ）、５ｍＡ＋７）電流が流し、Ｖ　Ｅ　Ｅ配置１２
４には１０個のカレントソース電流によ［５ｍＡの電流
が流れ、ＶＥＥ配線１２５には′電流が流れていない。

したがって、ＧＮＤ配置１１１には１５ｍＡの電流が流
れる。この場合、１内部セル領域の両端間の配線抵抗を
ＧＮＤ配線１１１が１Ω、ＶＴ配線１１２゜１１３が３
Ω、ＶＥＥ配線１１４，１１５が３０となる配線幅でｑ
！ｒ電源電源配布全布設ば、ｒ配線抵抗による電源電圧
のレベルシフトｘは、ＧＮＤ配線１１１が４５ｍＡ、　
Ｖ　Ｔ配線１１２，１１３がともに４５ｍＶ、ＶＥＥ配
線１１４が４５ｍＶ、　■ＥＥ配線１１５がＱｍＶとな
シ、電気的特性が劣化することはない。

したがって、ＧＮＤ配線１１１．ＶＴ配線１１２゜１１
３、ＶＥＥ配線１１４，１１５だけは、それぞれ第６図
のＧＮＤ配線６１１．ＶＴ配線６１２゜６１３、ＶＥＥ
配線６１４．６１　ｓ　ト同−配線１Ｍとすることによ
シ、各電源配線の電源電圧のレベルシフト量は５０ｍＶ
以下となシ、電気的特性が劣化することはない。

ＶＴ配線１２２，１２３にはそれぞれ５個のエミッタフ
ォロワ電流によ’）　２．５ｍＡの電流が流れ、ＶＥＥ
配線１２４には１０個のエミッタフォロワ電流と５個の
エミッタ７オロワ電流により　７５ｍＡの電流が流れ、
ｖＥＥ配線１２５には５個のエミッタ７オロワ電流によ
Ｆ）　２．５ｍＡの電流が流れる。

この場合、１内部セル領域の両端間の配線抵抗を、ＧＮ
Ｄ配線１２１が１Ω、ＶＴ配線１２２゜１２３が６Ω、
ＶＥＥ配線１２４が２Ω、ＶＥＥ配線１２５が６Ωとな
る配線幅で各電源配線を布設すれば、配線抵抗による電
源電圧のレベルシフト量は、ＧＮＤ配Ｍ１２１が４５ｍ
Ｖ、ＶＴ配線１２２゜１２３がともに４５ｍＶ、　Ｖ　
ＥＥ配線１２４，１２５がともに４ｓｍＶとなシ、電気
的特性が劣化することはない。

したがって、ＧＮＤ配線１２１はＧＮＤ配線１１１と同
一配線幅、ｖＴ配線１２２，１２３はそれぞれＶＴ配線
１１２，１１３の配線幅の２分の１、ＶＥＥ配線１２４
はＶＥＥ配線１１４の配線幅の１．５倍、ＶＥＥ配線１
２５はＶＥＥ配線１１５の配線幅の１．５倍とすること
によシ谷電源配線の電源電圧のレベルシフト量は５０ｍ
Ｖ以下となシ、電気的特性が劣化することはない。

ただし、本来は、ＶＥＥ配線１２５は、ＶＥＥ配線１１
５の配線幅の２分の１でよいが、ＶＴ配線１２２とＶＥ
Ｅ配線１２４との関係に合わせて、ＶＥＥ配線１１５の
配線幅の１．５倍としている。

第２図は本発明の他の実施例の果稼回路装置を示す配線
平面図である。

同図において、ゲートアレイの内部論理回路領域の電源
配線パターンが部分的に示されている。

ＧＮＤ配線２１１．２２１と、ＶＴ配線２１２゜２１３
．２２２，２２３と、ＶＥＥ配線２１４゜２１５．２２
４，２２５と、点線で囲まれた個々の領域が、第５図で
示した一つの内部セル領域である。第２図では、第９図
に示すようにブロックを配置した場合の内部論理回路領
域の電源配線パターンを表わしておシ、果檀回路装置の
内部論理回路領域には、電源配線の布設方向に１０個の
内部セル領域が並んでいるものとし、論理回路の電気的
特性の劣化が始まる電源電圧のレベルシフト量は５９ｍ
Ｖであるものとする。

第９図はゲートアレイの内部論理回路領域に２けるブロ
ックの配置位置を表わすブロック配置図であシ、各々の
実線で囲まれた領域が一つの内部セル領域である。実線
部分が第６図の電源置線パターンに対応した行列であシ
、点線部分にはその他の内部セル領域が存在しているこ
とを表わしている。第９図中のブロックＣは、第８図の
バック７回路を一つの内部セル領域で構成したものであ
シ、第８図のバッファ回路が第５図の内部セル領域で構
成されるとき、第８図のバッファ回路のＧＮＤ電位はＧ
ＮＤ配線５１、ＶＥＥ電位はＶＥＥ配線５４、エミッタ
７オロワの出力端子ＱＡ、ＱＢの抵抗１０．１１をとも
に終端しているＶＴ１１位は胃電源配線５２により供給
されるものとし、１個のカレントソース電流と出力信号
レベルが高レベルのときの１個のエミッタ７オロワ電流
は等しく１ｍｌ・流れるものとする。

第２図において、ＶＴ配線２１２，２１３にはそれぞれ
１０個のエミッタフォロワ電流によ、９５ｍＡの電流が
流れ、ＶＥＥ配線２２４には１０個のカレントソース電
流によシ５ｍＡの電流が流れ、■Ｅ配線２２５には電流
が流れていない。したがって。

ＧＮＤ配線２１１には１５ｍＡの電流が流れる。この場
合、一つの内部セル領域の両端間の配線抵抗をＧＮＤ配
線２１１が１Ω、ＶＴ配線２１２，２１３が３０．ＶＥ
Ｅ配線２１４，２１５が３Ωとなる配線幅で各電源配線
を布設すれば、配線抵抗による電源電圧のレベルシフト
量は、ＧＮＤ配線２１１が４５ｍＶ、ＶＴ配装ａｚ１２
，２１３がともに４５ｍＶ。

■ＥＥ配線２１４力４５ｍＶ、　Ｖ　Ｅ　Ｅ配線２１５
力ＯｍＶとなシ、電気的特性が劣化することはない。

したがって、ＧＮＤ配線２１１．ＶＴ配線２１２゜２１
３、ＶＥＥ配線２１４，２１５はそれぞれ第１図のＧＮ
Ｄ配線１１１．ＶＴ配線１１２，１１３、ＶＥＥ配線１
１４，１１５と同一配線幅とすることによシ、各電源配
線の電源電圧のレベルシフト量は５０ｍＶ以下となシ、
電気的特性が劣化することはない。

ＶＴ配Ｍ２２２には１０個のエミッタフォロワ電流によ
ｔ）　５ｍＡの電流が流れ、ＶＴ配線２２３には電流が
流れない。ＶＥＥ配線２２４には１０個のカレントソー
ス電流と５個のエミッタフォロワ電流とによシ、７．５
ｍＡの電流が流れ、ＶＥＥ配線２２５には５個のエミッ
タフォロワ電流によシ、２．５ｍＡの電流が流れる。し
たがって、ＧＮＤ配線２２１には１５ｍＡの電流が流れ
る。この場合、一つの内部セル領域の両端間の配線抵抗
を、ＧＮＤ配線２２１がｌΩ、ＶＴ配線２２２が３Ω、
ＶＥＥ配線２２４が２Ω、ＶＥＥ配線２２５が６Ωとな
る配線幅で各電源配線を布設すれば、配線抵抗による電
源電圧のレベルシフト量は、ＧＮＤ配線２２１が４５ｍ
Ｖ、　ＶＴ配線２２２が４５ｍＶ、ＶＥＲ配線２２４゜
２２５がともに４５ｍＶとなシ、電気的特性が劣化する
ことはない。したがって、ＧＮＤ配線２２１は（）ＮＤ
配線２１１と同一配線幅ＶＥＥ配線２２４はＶＥＥ配線
２１４の配線幅の１．５陪、ＶＴ配線２２２はＶＴ配線
２１２と同−配＆ｌｌｌ＠、ＶＥＥ配線２２５はＶＥＥ
配線２１５の配線幅の２分の１とすることによシ、各電
源配線のｉ源電圧のレベルシフト量は５０ｍＶ以下とな
シ、電気的特性が劣化することはない。ただし、本来は
■ＥＥ配線２２５はＶＥＥ配線２１５の配線幅の２分の
１でよく、ＶＴ配線２２３はなくてもよいが、配線領域
に余裕があるため、ＶＥＥ配線２２５はＶＥＥ配線２１
５と同一配線幅とし、ＶＴ配線２２３を布設している。

従来のゲートアレイをマスタースライス方式の集積回路
装置の内部論理回路領域へ電源電圧全供給している電蝕
電圧供給用配線の配線幅は、各内部セルに対して常に同
一であったのに対し、本発明ではゲートアレイ型マスタ
ースライス方式の集積回路装置の内部論理回路領域へ電
源電圧を供給している電源電圧供給用配線の配線幅全電
源電圧供給用配線を流れる電流値に応じて、電流値が少
ない場合にはこの配線幅を細く、電流値が多い場合には
この配線幅を太くするようにする。

〔発明の効果〕

以上説明したように、本発明は、各電源配線を流れる電
流値に応じて谷電源配線の配勝幅を最適な配線幅とする
ことによシ、従来のように一部の電源配線を流れる電流
が大きいために電位レベルシフト量が計容限界ｉｉ！を
超えて電気的特性の劣化が生じるようなことがなく、こ
の釉の問題を解消できる効果がある。はらに、本発明は
、谷電源配線を流れる電流値と電位レベルシフト量の引
算および計算〜果をもとに電源配線パターンの最適配線
幅を求め、集積回路装置の内部論理回路領域に電源配線
全布設するような作業は各局に自動化でき、従来のよう
にブロックを再配置する場合に比べ、作業工数が削減さ
れるため、設ｄ↑期間が短縮される効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のゲートアレイ内部論理回路
領域の電源配線バター／を部分的に示す配線平面図、第
２因は本発明の他の実施例の配線パターンを部分的に示
す配線平面図、第３図、第４図、第８図はいずれもＥＣ
Ｌ論理回路図、第５図はゲートアレイの一つの内部セル
領域の電源配線パター／金示す配線平面図、第６図は従
来のゲートアレイ内部論理回路領域の電源配線パターン
を示す配酬平面因、第７図、第９図はいずれもゲートア
レイの内部セル領域のブロック配置図である。 １．２，３，４，１０，１１．１０’　、１１’・・・
・・・抵抗、５，６，７，８．９・・・・・・トランジ
スタ、３１．８１・・・・・・論理回路部、３２．８２
・・・・・エミッタフォロワ部、５４，５５，１１４，
１１５゜１２４．１２５・・・・・・ＶＥＥ配線、５１
，１１１゜１２１．２１１，２２１，６１１，６２１・
・・・・・・・ＧＮＤ！１己肩−１５２，５３，１１２
，１１３，１２２゜１２３．２１２，２１３，２２２，
２２３，６１２゜６１３．６２２，６２３・・・・・・
ＶＴ配線。 代理人　弁理士　　内　原　　　音 １／）　　（イ）　　−（Ｎ＋＃ 第　勺　　Ｌ／）　　　喝　鴫

Claims (1)

【特許請求の範囲】
1. 　基本セルをマトリクス状に配置した内部セルアレイ領
   域を備えたゲートアレイ型マスタスライス方式の集積回
   路装置において、前記内部セルアレイ領域内の第１の基
   本セル上に布設された電源供給配線群と、第２の基本セ
   ル上に布設された電源供給配線群とが、前記各群内にお
   ける用途別電源配線の布設配置を同様とし、前記各布設
   の配線幅を、流れる電流値に応じて異とすることを特徴
   とする集積回路装置。