JPH02113380A - パターンデータ発生回路 - Google Patents
パターンデータ発生回路Info
- Publication number
- JPH02113380A JPH02113380A JP63267401A JP26740188A JPH02113380A JP H02113380 A JPH02113380 A JP H02113380A JP 63267401 A JP63267401 A JP 63267401A JP 26740188 A JP26740188 A JP 26740188A JP H02113380 A JPH02113380 A JP H02113380A
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- shift
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一次元のパターンデータを循環的に発生する
パターンデータ発生回路に関するものである。
パターンデータ発生回路に関するものである。
従来の技術
第３図はこの従来のパターンデータ発生回路であり、１
０は固定パターンを保持するレジスタである。１１はレ
ジスタ１０の特定のビットの内容を１ワードに拡張する
データ拡張回路である。
０は固定パターンを保持するレジスタである。１１はレ
ジスタ１０の特定のビットの内容を１ワードに拡張する
データ拡張回路である。
１４はレジスタ１の内容を左、右に循環シフトするシフ
ト回路である。１７は転送先のビットアドレスを示すビ
ットアドレスレジスタである。
ト回路である。１７は転送先のビットアドレスを示すビ
ットアドレスレジスタである。
１６は第１のラッチ回路である。１６は対応する転送先
の１ワードのデータを格納する第２のラッ子回路である
。１９はビットアドレスレジスタ１７の内容をデコード
しビット単位の転送時に有効なマスク選択信号を出力す
るデコーダである。
の１ワードのデータを格納する第２のラッ子回路である
。１９はビットアドレスレジスタ１７の内容をデコード
しビット単位の転送時に有効なマスク選択信号を出力す
るデコーダである。
２１はデコーダ１９により選択されたビットに対しては
・第１．第２のラッチ回路１５．１６間で演算を行ない
、選択されていないビットに対しては第２のラッチ回路
１６のデータをそのまま出力する演算器である。２２は
演算器２１の出力を格納する第３のラッチ回路である。
・第１．第２のラッチ回路１５．１６間で演算を行ない
、選択されていないビットに対しては第２のラッチ回路
１６のデータをそのまま出力する演算器である。２２は
演算器２１の出力を格納する第３のラッチ回路である。
以上のように構成された従来のパターンデータ発生回路
においては、ぬりつぶしなどのワード単位のデータ転送
時には、転送元のデータとしてレジスタ１の内容をその
まま使用する。線分発生などビット単位のデータ転送時
には、転送元のデータとしてレジスタ１の特定のビット
の内容をデータ拡張回路２により１ワードに拡大したデ
ータを使用し、ビットアドレスレジスタにより指定され
たピット位置のみ演算を行なう。１回の転送が終了する
とレジスタ１の内容をシフト回路３により循環シフトす
ることで、パターンデータの発生を行なう。
においては、ぬりつぶしなどのワード単位のデータ転送
時には、転送元のデータとしてレジスタ１の内容をその
まま使用する。線分発生などビット単位のデータ転送時
には、転送元のデータとしてレジスタ１の特定のビット
の内容をデータ拡張回路２により１ワードに拡大したデ
ータを使用し、ビットアドレスレジスタにより指定され
たピット位置のみ演算を行なう。１回の転送が終了する
とレジスタ１の内容をシフト回路３により循環シフトす
ることで、パターンデータの発生を行なう。
発明が解決しようとする課題
しかしながら上記のような構成では、線分発生やぬシつ
ぶしで使用するパターンデータのビット長が、レジスタ
１のビット長に固定されているため、１ワードよシ長い
パターンデータや１ワードより短いパターンデータの発
生が出来なかったという問題点を有していた。
ぶしで使用するパターンデータのビット長が、レジスタ
１のビット長に固定されているため、１ワードよシ長い
パターンデータや１ワードより短いパターンデータの発
生が出来なかったという問題点を有していた。
本発明はかかる点に鑑み、線分発生、ぬりつぶしで用い
る任意ビット長のパターンデータを発生するパターンデ
ータ発生回路を提供することを目的とする。
る任意ビット長のパターンデータを発生するパターンデ
ータ発生回路を提供することを目的とする。
課題を解決するための手段
本発明は、一次元のパターンデータを１ワードに格納さ
れない場合は複数ワードのレジスタを用いて格納するレ
ジスタファイルと、上記レジスタファイルから読出され
た１語データを格納し順次クロックに従って特定のビッ
トからパターンデータをシフト出力するシフト回路と、
一次元のパターンデータのビット長を格納するレジスタ
と、上記シフト回路のシフト動作に同期して１加算を行
うカウンタと、上記カウンタの内容の上位ビットフィー
ルドにより上記レジスタファイル内の１語を選択するデ
コード回路と、上記カウンタの内容と上記レジスタの内
容を比較し、一致した場合−致信号を出力する比較器、
上記比較器で一致信号が出力した場合または上記カウン
タの１語内のビット位置を示す下位ビットフィールドか
ら上位ビットフィールドへの桁上げが発生した場合、上
記レジスタファイルの内で上記デコード回路により選択
されているレジスタの内容を続出し、上記シフト回路へ
の書込み動作と上記シフト回路のシフト動作とをサイク
リックに行なうことを特徴とするパターンデータ発生回
路である。
れない場合は複数ワードのレジスタを用いて格納するレ
ジスタファイルと、上記レジスタファイルから読出され
た１語データを格納し順次クロックに従って特定のビッ
トからパターンデータをシフト出力するシフト回路と、
一次元のパターンデータのビット長を格納するレジスタ
と、上記シフト回路のシフト動作に同期して１加算を行
うカウンタと、上記カウンタの内容の上位ビットフィー
ルドにより上記レジスタファイル内の１語を選択するデ
コード回路と、上記カウンタの内容と上記レジスタの内
容を比較し、一致した場合−致信号を出力する比較器、
上記比較器で一致信号が出力した場合または上記カウン
タの１語内のビット位置を示す下位ビットフィールドか
ら上位ビットフィールドへの桁上げが発生した場合、上
記レジスタファイルの内で上記デコード回路により選択
されているレジスタの内容を続出し、上記シフト回路へ
の書込み動作と上記シフト回路のシフト動作とをサイク
リックに行なうことを特徴とするパターンデータ発生回
路である。
作用
本発明は前記した構成により、レジスタファイルの連続
したレジスタに格納された一次元パターンデータの内、
デコーダにより選択されるレジスタの内容をシフト回路
に格納する。シフト回路はシフトクロックに従ってパタ
ーンデータとしてシフト出力し、同時にこのシフトクロ
ックに同Ｍしてカウンタを１加算する。カウンタの値と
パターンビット長レジスタの値を比較器にょシ比較し、
一致すればレジスタファイルのデコーダによす選択され
るレジスタからシフト回路にデータを格納する。また、
カウンタの１ワード内のビット数をカウントする下位の
ビットフィールドから上位のビットフィールドへ桁上げ
が発生した場合〜レジスタファイルの連続した次のレジ
スタの内容をシフト回路に格納する。以上の動作をサイ
クリックに行うことにより複数ワードにまたがる任意の
ビット長のパターンデータの発生が可能となる。
したレジスタに格納された一次元パターンデータの内、
デコーダにより選択されるレジスタの内容をシフト回路
に格納する。シフト回路はシフトクロックに従ってパタ
ーンデータとしてシフト出力し、同時にこのシフトクロ
ックに同Ｍしてカウンタを１加算する。カウンタの値と
パターンビット長レジスタの値を比較器にょシ比較し、
一致すればレジスタファイルのデコーダによす選択され
るレジスタからシフト回路にデータを格納する。また、
カウンタの１ワード内のビット数をカウントする下位の
ビットフィールドから上位のビットフィールドへ桁上げ
が発生した場合〜レジスタファイルの連続した次のレジ
スタの内容をシフト回路に格納する。以上の動作をサイ
クリックに行うことにより複数ワードにまたがる任意の
ビット長のパターンデータの発生が可能となる。
実施例
第１図は、本発明の実施例におけるパターンデータ発生
回路のブロック図を示すものである。第１図において、
１はレジスタファイル、２はシフトレジスタ、３はパタ
ーンビット長レジスタ、４は１加算器、５は１加算器の
出力を格納するレジスタ、ｅはレジスタ６とパターンビ
ット長レジスタ３を比較する比較器、７はレジスタ５の
上位の内容をデコードする第１のデコーダ、８は制御回
路、９はシステムバス、１１は従来例と同様のデータ拡
張回路、１５は従来例と同様の第１のラッチ回路、１６
は従来例と同様の第２のラッチ回路、１７は従来例と同
様のビットアドレスレジスタ、１９は従来例と同様の第
２のデコーダ、２１は従来例と同様の演算器、２２は従
来例と同様の第３のデコーダである。
回路のブロック図を示すものである。第１図において、
１はレジスタファイル、２はシフトレジスタ、３はパタ
ーンビット長レジスタ、４は１加算器、５は１加算器の
出力を格納するレジスタ、ｅはレジスタ６とパターンビ
ット長レジスタ３を比較する比較器、７はレジスタ５の
上位の内容をデコードする第１のデコーダ、８は制御回
路、９はシステムバス、１１は従来例と同様のデータ拡
張回路、１５は従来例と同様の第１のラッチ回路、１６
は従来例と同様の第２のラッチ回路、１７は従来例と同
様のビットアドレスレジスタ、１９は従来例と同様の第
２のデコーダ、２１は従来例と同様の演算器、２２は従
来例と同様の第３のデコーダである。
以上のように構成された本実施例のパターンデータ発生
回路について、以下にその動作を説明する。
回路について、以下にその動作を説明する。
パターンデータ発生に先立ち、システムバス９ヲ通じて
レジスタファイル１の連続したレジスタに順次、一次元
パターンデータをワード単位に書込ム。また、パターン
ビット長レジスタ３に、レジスタファイル１に格納した
一次元パターンデータのビット長を書込む。次に、リセ
ット信号をアクティブにすることで、レジスタ５の内容
をリセットする。また、レジスタ６の内容がリセットさ
れた時、第１のデコーダ了がレジスタファイル１の先頭
レジスタを選択するようにデコードする。
レジスタファイル１の連続したレジスタに順次、一次元
パターンデータをワード単位に書込ム。また、パターン
ビット長レジスタ３に、レジスタファイル１に格納した
一次元パターンデータのビット長を書込む。次に、リセ
ット信号をアクティブにすることで、レジスタ５の内容
をリセットする。また、レジスタ６の内容がリセットさ
れた時、第１のデコーダ了がレジスタファイル１の先頭
レジスタを選択するようにデコードする。
さらに、リセット信号がアクティブにすることで・レジ
スタファイル１の先頭レジスタの内容をシフトレジスタ
２に格納する。制御回路８の発生するシフトクロック（
以後５ＣＬＫ ）により、シフトレジスタ２の内容をシ
フトする。また、同時にレジスタ６に５ＣＬＫを入力し
、１加算器４の出力を格納する。
スタファイル１の先頭レジスタの内容をシフトレジスタ
２に格納する。制御回路８の発生するシフトクロック（
以後５ＣＬＫ ）により、シフトレジスタ２の内容をシ
フトする。また、同時にレジスタ６に５ＣＬＫを入力し
、１加算器４の出力を格納する。
まず、一次元パターンデータのビット長が、第３図（Ｉ
Ｌ）に示すように１ワ一ド以内の場合についてみる。上
記の動作の繰返しにより、レジスタ６の内容が、順次１
加算されていく。レジスタ５の内容とパターンビット長
レジスタ３の内容を比較器６により比較し、一致すると
一致信号が出力される。一致信号が出力されることによ
り、レジスタ６の内容がリセットされ、またレジスタフ
ァイル１の先頭のレジスタが第１のデコーダ７により選
択され、その内容がシフトレジスタ２に格納される。以
降、以上の動作が繰返されることにより、シフトレジス
タ２から固定の一次元パターンデータがサイクリックに
ＭＳＢよシ出力される。
Ｌ）に示すように１ワ一ド以内の場合についてみる。上
記の動作の繰返しにより、レジスタ６の内容が、順次１
加算されていく。レジスタ５の内容とパターンビット長
レジスタ３の内容を比較器６により比較し、一致すると
一致信号が出力される。一致信号が出力されることによ
り、レジスタ６の内容がリセットされ、またレジスタフ
ァイル１の先頭のレジスタが第１のデコーダ７により選
択され、その内容がシフトレジスタ２に格納される。以
降、以上の動作が繰返されることにより、シフトレジス
タ２から固定の一次元パターンデータがサイクリックに
ＭＳＢよシ出力される。
次ニ、一次元パターンデータのビット長力、第３図（ｂ
）に示すように１ワードより長い場合についてみる。５
ＣＬＫによるシフトレジスタ２のシフト動作とレジスタ
５の１加算器４による更新により、シフトレジスタ２の
１ワードの全ビットがシフト出力される。この場合、１
加算器４の１ワード内のビット位置を示す下位から上位
への桁上げが発生する。この桁上げによりレジスタ５の
上位のビットを第１のデコーダ７でデコードし、レジス
タファイル１の連続するレジスタを選択し、その内容が
シフトレジスタ２に格納される。以上の動作が繰返され
ることにより、レジスタファイル１よシ連続したレジス
タの内容が、順次シフトレジスタ２に格納され、シフト
出力していく。最後では、前述の一次元パターンデータ
のビット長が、１ワ一ド以内の場合の動作と同様に、レ
ジスタ５の内容とパターンビット長レジスタ３の内容が
一致したとき、比較器６から一致信号が出力されること
で、レジスタ６の内容がリセットされ、シフトレジスタ
２にレジスタファイル１の先頭レジスタの内容が格納さ
れる。以降、以上の動作が繰返されることにより、シフ
トレジスタ２から固定の一次元パターンデータがサイク
リックにＭＳＢよシ出力される。
）に示すように１ワードより長い場合についてみる。５
ＣＬＫによるシフトレジスタ２のシフト動作とレジスタ
５の１加算器４による更新により、シフトレジスタ２の
１ワードの全ビットがシフト出力される。この場合、１
加算器４の１ワード内のビット位置を示す下位から上位
への桁上げが発生する。この桁上げによりレジスタ５の
上位のビットを第１のデコーダ７でデコードし、レジス
タファイル１の連続するレジスタを選択し、その内容が
シフトレジスタ２に格納される。以上の動作が繰返され
ることにより、レジスタファイル１よシ連続したレジス
タの内容が、順次シフトレジスタ２に格納され、シフト
出力していく。最後では、前述の一次元パターンデータ
のビット長が、１ワ一ド以内の場合の動作と同様に、レ
ジスタ５の内容とパターンビット長レジスタ３の内容が
一致したとき、比較器６から一致信号が出力されること
で、レジスタ６の内容がリセットされ、シフトレジスタ
２にレジスタファイル１の先頭レジスタの内容が格納さ
れる。以降、以上の動作が繰返されることにより、シフ
トレジスタ２から固定の一次元パターンデータがサイク
リックにＭＳＢよシ出力される。
以上のようにレジスタファイル１に格納され次一次元パ
ターンデータをシフトレジスタ２のＭＳＢよりサイクリ
ックにシフト出力されたビットデータは、データ拡張回
路１１によりラワードデータに拡張される。データ拡張
回路１１の出力を第１のラッチ回路に格納する。また、
第２のラッチ回路２に第３のラッチ回路の内容を格納す
る。第１のラッチ回路１５と第２のラッチ回路１６の内
容を演算器２１で所望の演算を行う。第３のラッチ回路
２２の書込みピット位置を示すビットアドレスレジスタ
１７の内容を第２のデコーダ１９によりブコードし、演
算器２１の演算結果のマスクデータとする。このマスク
データの有効な位置の演算器２１の出力を第３のランチ
回路２２に書込む。
ターンデータをシフトレジスタ２のＭＳＢよりサイクリ
ックにシフト出力されたビットデータは、データ拡張回
路１１によりラワードデータに拡張される。データ拡張
回路１１の出力を第１のラッチ回路に格納する。また、
第２のラッチ回路２に第３のラッチ回路の内容を格納す
る。第１のラッチ回路１５と第２のラッチ回路１６の内
容を演算器２１で所望の演算を行う。第３のラッチ回路
２２の書込みピット位置を示すビットアドレスレジスタ
１７の内容を第２のデコーダ１９によりブコードし、演
算器２１の演算結果のマスクデータとする。このマスク
データの有効な位置の演算器２１の出力を第３のランチ
回路２２に書込む。
以上の動作により、第３のラッチ回路２２にしジスタフ
アイル１に格納された任意ビット長の一次元パターンデ
ータを線種パターンとして循環的に用いる線分が発生さ
れる。
アイル１に格納された任意ビット長の一次元パターンデ
ータを線種パターンとして循環的に用いる線分が発生さ
れる。
なお、制御回路８の発生するシフトクロック（ＳＣＬＫ
）の周期の制御により、一次元パターンデータの拡大
が容易に行うことができる。
）の周期の制御により、一次元パターンデータの拡大
が容易に行うことができる。
発明の詳細
な説明したように、本発明によれば固定されたビット長
のレジスタを用いて、線分発生や塗シつぶしに用いる任
意ビット長の一次元パターンデータを高速に発生できる
ことができ、その実用的効果は大きい。
のレジスタを用いて、線分発生や塗シつぶしに用いる任
意ビット長の一次元パターンデータを高速に発生できる
ことができ、その実用的効果は大きい。
第１図は本発明における実施例におけるパターンデータ
発生回路のブロック図、第２図は同実施例のパターンデ
ータの説明図、第３図は従来のパターンデータ発生回路
のブロック図である。 １・・・・・・レジスタファイル、２・・・・・・シフ
トレジスタ、３・・・・・・パターンビット長レジスタ
、４・・・・・・１加算器、６・・・・・・レジスタ、
６・・・・・・比較器、７・・・・・・第１のデコーダ
、８・・・・・・制（財）回路、９・・・・・システム
バス、１ｏ・・・・・・レジスタ、１１ ・・・・・デ
ータ拡張回路、１６，１６．２２・・・・・・第１．第
２．第３のラッチ回路、１７・・・・・・ピットアドレ
スレジスタ、１９・・・・・デコーダ、２１ ・・・・
・演算器。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 （ｌｌＬ） （ｂ） 第 図
発生回路のブロック図、第２図は同実施例のパターンデ
ータの説明図、第３図は従来のパターンデータ発生回路
のブロック図である。 １・・・・・・レジスタファイル、２・・・・・・シフ
トレジスタ、３・・・・・・パターンビット長レジスタ
、４・・・・・・１加算器、６・・・・・・レジスタ、
６・・・・・・比較器、７・・・・・・第１のデコーダ
、８・・・・・・制（財）回路、９・・・・・システム
バス、１ｏ・・・・・・レジスタ、１１ ・・・・・デ
ータ拡張回路、１６，１６．２２・・・・・・第１．第
２．第３のラッチ回路、１７・・・・・・ピットアドレ
スレジスタ、１９・・・・・デコーダ、２１ ・・・・
・演算器。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 （ｌｌＬ） （ｂ） 第 図
Claims (1)
- 一次元のパターンデータを１ワードに格納されない場合
は複数ワードの連続したレジスタに格納するレジスタフ
ァイルと、上記レジスタファイルから読出された１ワー
ドデータを格納し順次クロックに従って特定のビット位
置からパターンデータをシフト出力するシフト回路と、
一次元のパターンデータのビット長を格納するレジスタ
と、上記シフト回路のシフト動作に同期して１加算を行
うカウンタと、上記カウンタの内容の上位ビットフィー
ルドにより上記レジスタファイル内の１ワードを選択す
るデコード回路と、上記カウンタの内容と上記レジスタ
の内容を比較し、一致した場合一致信号を出力する比較
器と、上記比較器で一致信号が出力した場合または上記
カウンタの１ワード内のビット数をカウントする下位ビ
ットフィールドから上位ビットフィールドへの桁上げが
発生した場合、上記レジスタファイルの内で上記デコー
ド回路により選択されている次のレジスタの内容を読出
し、上記シフト回路への書込み動作と上記シフト回路の
シフト動作とをサイクリックに行うことを特徴とするパ
ターンデータ発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267401A JPH02113380A (ja) | 1988-10-24 | 1988-10-24 | パターンデータ発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267401A JPH02113380A (ja) | 1988-10-24 | 1988-10-24 | パターンデータ発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113380A true JPH02113380A (ja) | 1990-04-25 |
Family
ID=17444331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267401A Pending JPH02113380A (ja) | 1988-10-24 | 1988-10-24 | パターンデータ発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1049692A (ja) * | 1996-07-29 | 1998-02-20 | Shikoku Nippon Denki Software Kk | 水平直線のパターン高速描画方式 |
-
1988
- 1988-10-24 JP JP63267401A patent/JPH02113380A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1049692A (ja) * | 1996-07-29 | 1998-02-20 | Shikoku Nippon Denki Software Kk | 水平直線のパターン高速描画方式 |
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