JPH0150100B2 - - Google Patents
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- Publication number
- JPH0150100B2 JPH0150100B2 JP58004610A JP461083A JPH0150100B2 JP H0150100 B2 JPH0150100 B2 JP H0150100B2 JP 58004610 A JP58004610 A JP 58004610A JP 461083 A JP461083 A JP 461083A JP H0150100 B2 JPH0150100 B2 JP H0150100B2
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- JP
- Japan
- Prior art keywords
- solder
- hybrid integrated
- integrated circuit
- background material
- chip
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】
混成集積回路へ搭載する半導体チツプの接続形
態としては、共晶合金、はんだ、導電性接着剤等
によるダイボンデイグと、Al、Au線を熱圧着に
より接合するワイヤボンデイングあるいは第１図
に示すようにチツプ１の電極を盛り上げてバンプ
電極２とし、この電極２を直接基板３の導体パタ
ーン４に重ね合わせるようにして接続するいわゆ
るフエースダウンボンデイング等が知られている
が、本発明は最近自動車用電子回路等に広く使用
されているフエースダウンボンデイング形の素子
（以下フリツプチツプと言う）を用いた混成集積
回路に関する。
態としては、共晶合金、はんだ、導電性接着剤等
によるダイボンデイグと、Al、Au線を熱圧着に
より接合するワイヤボンデイングあるいは第１図
に示すようにチツプ１の電極を盛り上げてバンプ
電極２とし、この電極２を直接基板３の導体パタ
ーン４に重ね合わせるようにして接続するいわゆ
るフエースダウンボンデイング等が知られている
が、本発明は最近自動車用電子回路等に広く使用
されているフエースダウンボンデイング形の素子
（以下フリツプチツプと言う）を用いた混成集積
回路に関する。
従来フリツプチツプの基板上への搭載にあつて
は、接続部分がチツプの裏面にあることにより搭
載時の位置合わせには、第２図に示すようにチツ
プ１と基板３の中間部にハーフミラー５を置き、
ハーフミラー５で反射するチツプ下面の像とハー
フミラー５を透過する回路板面との像の重なりに
より観察する方法が広く用いられていた。
は、接続部分がチツプの裏面にあることにより搭
載時の位置合わせには、第２図に示すようにチツ
プ１と基板３の中間部にハーフミラー５を置き、
ハーフミラー５で反射するチツプ下面の像とハー
フミラー５を透過する回路板面との像の重なりに
より観察する方法が広く用いられていた。
しかしこの方法では自動化が難しく、組立工数
の増加を招くとともに、その間隔が極めて小さい
素子の電極と基板の導体パターンとの間に位置ず
れが生ずるという問題があつた。
の増加を招くとともに、その間隔が極めて小さい
素子の電極と基板の導体パターンとの間に位置ず
れが生ずるという問題があつた。
本発明は最近のパターン認識の技術の向上によ
り、自動位置位置合わせが可能となつている状況
に鑑みなされたもので、混成集積回路の予備はん
だ形成時に配線に用いられない捨はんだを素子搭
載領域外の導体パターン上に同一マスクにより形
成し、背景材とともに位置合わせマークを構成す
ることにより、組立工数の増加を招くことなく精
度の高い位置合わせ搭載を自動化により実現しよ
うとするものである。
り、自動位置位置合わせが可能となつている状況
に鑑みなされたもので、混成集積回路の予備はん
だ形成時に配線に用いられない捨はんだを素子搭
載領域外の導体パターン上に同一マスクにより形
成し、背景材とともに位置合わせマークを構成す
ることにより、組立工数の増加を招くことなく精
度の高い位置合わせ搭載を自動化により実現しよ
うとするものである。
以下に本発明の実施例を第３図の一部平面図及
び第４図一部縦断面図に基づいて説明する。セラ
ミツク基板６上には導体パターン７が印刷、焼成
されており、このパターン７はフリツプチツプと
接続されるリード群を構成している。導体パター
ン７のフリツプチツプ搭載領域（第３図において
一点鎖線で示す）内のチツプのバンプ（電極）と
対応する位置にはメタルマスクを用いた印刷方法
により、予備はんだとしてのバンプ受け用はんだ
８が形成されている。このような構成においてこ
の実施例では、位置合わせマークを抵抗ペースト
の焼成体にて囲繞された捨はんだ９としている。
び第４図一部縦断面図に基づいて説明する。セラ
ミツク基板６上には導体パターン７が印刷、焼成
されており、このパターン７はフリツプチツプと
接続されるリード群を構成している。導体パター
ン７のフリツプチツプ搭載領域（第３図において
一点鎖線で示す）内のチツプのバンプ（電極）と
対応する位置にはメタルマスクを用いた印刷方法
により、予備はんだとしてのバンプ受け用はんだ
８が形成されている。このような構成においてこ
の実施例では、位置合わせマークを抵抗ペースト
の焼成体にて囲繞された捨はんだ９としている。
この捨はんだ９は、バンプ受け用はんだ８をメ
タルマスクを用いて印刷方法により形成する際、
フリツプチツプの搭載領域外の導体パターン上
に、メタルマスクに開口部を設けることにより形
成される。一方、抵抗ペーストの焼成体１０は、
捨はんだ９が形成される以前の抵抗印刷焼成時
に、中央に捨はんだ９が形成される部分を残して
捨はんだ９を囲繞する位置に形成される。
タルマスクを用いて印刷方法により形成する際、
フリツプチツプの搭載領域外の導体パターン上
に、メタルマスクに開口部を設けることにより形
成される。一方、抵抗ペーストの焼成体１０は、
捨はんだ９が形成される以前の抵抗印刷焼成時
に、中央に捨はんだ９が形成される部分を残して
捨はんだ９を囲繞する位置に形成される。
一般にはんだは銀系色であり、焼成された抵抗
は黒色であるため、抵抗ペーストの焼成体１０が
捨はんだ９の背景をなすこの位置合わせマーク
は、自動位置合わせを行なう際の位置検出用信号
の発生源として充当な安定性を得ることができ
る。
は黒色であるため、抵抗ペーストの焼成体１０が
捨はんだ９の背景をなすこの位置合わせマーク
は、自動位置合わせを行なう際の位置検出用信号
の発生源として充当な安定性を得ることができ
る。
なお混成集積回路構成時、抵抗値の修正の際行
なわれるサンドブラスト法を抵抗ペーストの焼成
体１０にも適用し、表面の膜を削りとることによ
りつや消しを行なうことは、マークの二値化信号
をより極だたせる意味で好ましい。
なわれるサンドブラスト法を抵抗ペーストの焼成
体１０にも適用し、表面の膜を削りとることによ
りつや消しを行なうことは、マークの二値化信号
をより極だたせる意味で好ましい。
またこの実施例では、位置合わせマークとして
の抵抗及びはんだは、いずれも混成集積回路を構
成する際に行なわれる抵抗印刷・焼成工程及び予
備はんだの塗布工程において、それぞれ同時に形
成することができるため組立工数が増える心配は
ない。
の抵抗及びはんだは、いずれも混成集積回路を構
成する際に行なわれる抵抗印刷・焼成工程及び予
備はんだの塗布工程において、それぞれ同時に形
成することができるため組立工数が増える心配は
ない。
更にまた、本発明に係る半導体チツプを基板上
の定位置に位置せしめる自動搭載位置合わせと
は、あらかじめ２個以上の位置合わせマークを基
板上の設定された位置に配置して、このマークを
固定位置にある撮像手段（例えばITVカメラ等）
によつて光学的に検出し、この検出したマークと
あらかじめ設定した位置との差から計算によつて
半導体チツプを吸着するヘツドの移動量を求める
ものである。
の定位置に位置せしめる自動搭載位置合わせと
は、あらかじめ２個以上の位置合わせマークを基
板上の設定された位置に配置して、このマークを
固定位置にある撮像手段（例えばITVカメラ等）
によつて光学的に検出し、この検出したマークと
あらかじめ設定した位置との差から計算によつて
半導体チツプを吸着するヘツドの移動量を求める
ものである。
したがつて基板上に設定される位置合わせマー
クは、半導体チツプの搭載領域との位置関係を予
め設計の段階でメモリ等に記憶させておく必要が
あり、特にその電極間隔が数100μｍと微細なフ
リツプチツプの搭載においては、この位置関係の
精度が重要である。例えば搭載領域内の基準位置
と位置合わせマークとの位置関係を設定した上
で、これらを別個に形成したのでは精度の高い位
置合わせは成し得ない。この点本発明によれば基
準位置をバンプ受け用はんだとし、位置合わせマ
ークを捨はんだとして、これらを同一のメタルマ
スクを用いて同時に形成しているため、極めて高
い精度の位置合わせ搭載を行うことができる。
クは、半導体チツプの搭載領域との位置関係を予
め設計の段階でメモリ等に記憶させておく必要が
あり、特にその電極間隔が数100μｍと微細なフ
リツプチツプの搭載においては、この位置関係の
精度が重要である。例えば搭載領域内の基準位置
と位置合わせマークとの位置関係を設定した上
で、これらを別個に形成したのでは精度の高い位
置合わせは成し得ない。この点本発明によれば基
準位置をバンプ受け用はんだとし、位置合わせマ
ークを捨はんだとして、これらを同一のメタルマ
スクを用いて同時に形成しているため、極めて高
い精度の位置合わせ搭載を行うことができる。
なお上記実施例では、捨はんだを囲繞する背景
剤を抵抗ペーストの焼成物としたが、本発明はこ
れに限定されるものではなく、例えば背景材を前
記抵抗ペーストの焼成後に保護コート膜として形
成されるガラスペーストの焼成物としてもよい。
この場合でもガラスペーストの焼成物は、捨はん
だ形成前のガラス印刷・焼成工程と同時に行うこ
とが肝要である。
剤を抵抗ペーストの焼成物としたが、本発明はこ
れに限定されるものではなく、例えば背景材を前
記抵抗ペーストの焼成後に保護コート膜として形
成されるガラスペーストの焼成物としてもよい。
この場合でもガラスペーストの焼成物は、捨はん
だ形成前のガラス印刷・焼成工程と同時に行うこ
とが肝要である。
また製造工程の短縮化が特に要求されない場合
には、捨はんだを囲繞する背景材は特に前記実施
例で述べたような混成集積回路を形成するための
一構成部材とする必要はなく、確実な二値化信号
の得られるものであれば、はんだとコントラスト
の強い塗料や接着剤であつてもよい。
には、捨はんだを囲繞する背景材は特に前記実施
例で述べたような混成集積回路を形成するための
一構成部材とする必要はなく、確実な二値化信号
の得られるものであれば、はんだとコントラスト
の強い塗料や接着剤であつてもよい。
このような本発明は特にフリツプチツプを位置
決め搭載する際に効果が大きいが、チツプ接続の
ためあらかじめ予備はんだを形成するものであれ
ば適応可能であることは言うまでもない。
決め搭載する際に効果が大きいが、チツプ接続の
ためあらかじめ予備はんだを形成するものであれ
ば適応可能であることは言うまでもない。
以上の説明から明らかなように本発明によれ
ば、混成集積回路の予備はんだ形成時に捨はんだ
を素子搭載領域外の導体パターン上に同一マスク
により形成し、背景材とともに位置合わせマーク
を構成したため、組立工数の増加を招くことなく
精度の高い位置合わせ搭載を自動化により実現す
ることができる。
ば、混成集積回路の予備はんだ形成時に捨はんだ
を素子搭載領域外の導体パターン上に同一マスク
により形成し、背景材とともに位置合わせマーク
を構成したため、組立工数の増加を招くことなく
精度の高い位置合わせ搭載を自動化により実現す
ることができる。
第１図はフエイスダウン構造を示す側面図、第
２図はフエイスダウンボンダにおける従来の位置
合わせ機構を示す概略図、第３図、第４図は本発
明の一実施例を示す一部平面図及び一部縦断面図
である。 ６：セラミツク基板、７：導体パターン、８：
バンプ受け用はんだ、９：捨はんだ、１０：抵抗
ペーストの焼結体。
２図はフエイスダウンボンダにおける従来の位置
合わせ機構を示す概略図、第３図、第４図は本発
明の一実施例を示す一部平面図及び一部縦断面図
である。 ６：セラミツク基板、７：導体パターン、８：
バンプ受け用はんだ、９：捨はんだ、１０：抵抗
ペーストの焼結体。
Claims (1)
- 【特許請求の範囲】 １ 基板上に設定された位置合わせマークを光学
的に検出して半導体チツプを基板上に搭載してな
るものにおいて、前記位置合わせマークは、予備
はんだと同一マスクにより形成され、周囲に背景
材を有する捨はんだよりなることを特徴とする混
成集積回路。 ２ 特許請求の範囲第１項記載のものにおいて、
背景材は抵抗ペーストの焼成体であることを特徴
とする混成集積回路。 ３ 特許請求の範囲第１項記載のものにおいて、
背景材はガラスペーストの焼成体であることを特
徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004610A JPS59129453A (ja) | 1983-01-14 | 1983-01-14 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004610A JPS59129453A (ja) | 1983-01-14 | 1983-01-14 | 混成集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59129453A JPS59129453A (ja) | 1984-07-25 |
| JPH0150100B2 true JPH0150100B2 (ja) | 1989-10-27 |
Family
ID=11588815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004610A Granted JPS59129453A (ja) | 1983-01-14 | 1983-01-14 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020071460A1 (ja) | 2018-10-02 | 2020-04-09 | 日本製鉄株式会社 | 巻鉄心 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982760A (ja) * | 1995-07-07 | 1997-03-28 | Toshiba Corp | 半導体装置、半導体素子およびその半田接続部検査方法 |
| JP3416091B2 (ja) * | 2000-01-21 | 2003-06-16 | 株式会社新川 | ボンディング装置およびボンディング方法 |
| KR100461949B1 (ko) * | 2002-05-15 | 2004-12-14 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 솔더볼 및 그 제조 방법, 그리고 솔더볼의 이베포레이션 방법 |
-
1983
- 1983-01-14 JP JP58004610A patent/JPS59129453A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020071460A1 (ja) | 2018-10-02 | 2020-04-09 | 日本製鉄株式会社 | 巻鉄心 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59129453A (ja) | 1984-07-25 |
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