JPS5887838A - 位置認識方法 - Google Patents
位置認識方法Info
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- JPS5887838A JPS5887838A JP56185357A JP18535781A JPS5887838A JP S5887838 A JPS5887838 A JP S5887838A JP 56185357 A JP56185357 A JP 56185357A JP 18535781 A JP18535781 A JP 18535781A JP S5887838 A JPS5887838 A JP S5887838A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/07532—Compression bonding, e.g. thermocompression bonding
- H10W72/07533—Ultrasonic bonding, e.g. thermosonic bonding
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
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Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Control Of Position Or Direction (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位置認識方法、特にノ・イブリ・ドＩＯ（集積
回路）における半導体素子や部品の搭載あるいはワイヤ
ボンディング等の組立時の位置認識方法に関する。
回路）における半導体素子や部品の搭載あるいはワイヤ
ボンディング等の組立時の位置認識方法に関する。
ハイブリッド■０の半導体素子や部品の搭載あるいはワ
イヤボンディング等の作業を自動で行なう場合には、そ
の接続箇所を正確に位置認識する必要がある。
イヤボンディング等の作業を自動で行なう場合には、そ
の接続箇所を正確に位置認識する必要がある。
一方、セラミ・り基板は白色系のもσ）が多用されてい
る。これは、セラミック基板が黒色であると、セラミッ
ク基板表面に形成される抵抗色素が黒色であることから
、抵抗素子の形状、シ側−ト有無状況等を外観検査によ
って行なう際に充分認識できないことから、一般には白
色系のセラミ・り基板が使用されている。
る。これは、セラミック基板が黒色であると、セラミッ
ク基板表面に形成される抵抗色素が黒色であることから
、抵抗素子の形状、シ側−ト有無状況等を外観検査によ
って行なう際に充分認識できないことから、一般には白
色系のセラミ・り基板が使用されている。
しかし、このように白色系のセラミック基板を使用する
と、このセラミック基板の主面に印刷あるいは写真製版
技術によって形成した配線層あるいはコンデンサ、抵抗
半導体素子などの電子部品を搭載する搭載部は銀糸の金
属であるため、コントラストが低く光学的な検出が困難
となる。
と、このセラミック基板の主面に印刷あるいは写真製版
技術によって形成した配線層あるいはコンデンサ、抵抗
半導体素子などの電子部品を搭載する搭載部は銀糸の金
属であるため、コントラストが低く光学的な検出が困難
となる。
したがって、現実にはセラミック基板のコーナ一部から
機械的位置出しを行なって作業を行なっているが、配線
層や搭載部の印部Ｉ」精度はたとえば±０．０５ ｍｍ
と比較的低く、正確な位を認識ができない。このため、
配線層や搭載部の微細化ができず高集積化が図れない難
点がある。
機械的位置出しを行なって作業を行なっているが、配線
層や搭載部の印部Ｉ」精度はたとえば±０．０５ ｍｍ
と比較的低く、正確な位を認識ができない。このため、
配線層や搭載部の微細化ができず高集積化が図れない難
点がある。
したがって、本発明の目的は精度の高す位置認識ができ
る位置認識方法を提供することＫある。
る位置認識方法を提供することＫある。
また、本発明の他の目的は位置認識精度の向上を図るこ
とによって、セラミリフ基板上に形成する印刷パターン
の微細化を図り、ノ・イブリッドＩＣの高果噴度化を図
ることにある。
とによって、セラミリフ基板上に形成する印刷パターン
の微細化を図り、ノ・イブリッドＩＣの高果噴度化を図
ることにある。
このような目的を達成するために本発明は、基板の主面
に第１パターンを形成し、その後、第１パターンを光学
的に検出して第１パターンの位置を認識する方法におい
て、あらかじめ前記基板の主面に前記第１パターンに対
してコントラストが高い第２パターンを形成しておくと
ともに、前記第１パターン形成時に同一マスクによって
前記第２パターン−トに第１パターンを部分的に重ね合
せて認識マークを設けておき、位置検出時にはこの認識
マークを検出するものである。具体的には、白色のセラ
ミ・り基板主面上に銀糸金属で第１パターンを形成する
前に、セラミ・・り基板の主面に抵抗材料からなる黒色
の第２パターンを設けておき、第１パターン形成時に第
１パターン形成用のマスクを用いて第２パターン−１：
Ｋ［１パターンを部分的に重ね合せて認識マークを設け
ておき、位を認識時にはこの認識マークを検出するもの
であって、以下実施例により本発明を説明する。
に第１パターンを形成し、その後、第１パターンを光学
的に検出して第１パターンの位置を認識する方法におい
て、あらかじめ前記基板の主面に前記第１パターンに対
してコントラストが高い第２パターンを形成しておくと
ともに、前記第１パターン形成時に同一マスクによって
前記第２パターン−トに第１パターンを部分的に重ね合
せて認識マークを設けておき、位置検出時にはこの認識
マークを検出するものである。具体的には、白色のセラ
ミ・り基板主面上に銀糸金属で第１パターンを形成する
前に、セラミ・・り基板の主面に抵抗材料からなる黒色
の第２パターンを設けておき、第１パターン形成時に第
１パターン形成用のマスクを用いて第２パターン−１：
Ｋ［１パターンを部分的に重ね合せて認識マークを設け
ておき、位を認識時にはこの認識マークを検出するもの
であって、以下実施例により本発明を説明する。
第１図（ａ）〜（ｃｉは本発明の一実施例による）・イ
ブリッド■０製造における位置認識方法を示す部分平面
図、第２図は同じく認識マーク部分の断面図である。第
１図（ａ）に示すように、セラミック基板１の主面上に
ｇ識マーク形成用パターン（第２パターン）２を印刷に
よって２箇所に設ける。この認識マーク形成用パターン
２け、以後に設ける配線層や半導体素子等の搭載部等か
らなる第１パターン３等を形成しない空領域に設けるも
のであり、ｇｆＪ＆マークよりも大きく、黒色の抵抗相
刺（たとえばＲｕｂ、、Ａｇｏ−Ｐｄ０等）で形成する
。
ブリッド■０製造における位置認識方法を示す部分平面
図、第２図は同じく認識マーク部分の断面図である。第
１図（ａ）に示すように、セラミック基板１の主面上に
ｇ識マーク形成用パターン（第２パターン）２を印刷に
よって２箇所に設ける。この認識マーク形成用パターン
２け、以後に設ける配線層や半導体素子等の搭載部等か
らなる第１パターン３等を形成しない空領域に設けるも
のであり、ｇｆＪ＆マークよりも大きく、黒色の抵抗相
刺（たとえばＲｕｂ、、Ａｇｏ−Ｐｄ０等）で形成する
。
つぎに、第１図（ｂ）で示すように、セラミック基板１
上にＡｇ−Ｐｄ等からなる導体材料を印刷して第１パタ
ーン３を形成する。この第１パターン３は半導体素子４
を載置する搭載部５およびこの搭載部５の周囲に先端を
臨ませる配線層６を有してイル。さらに、この第１パタ
ーン３には前記第２パターン２を縁取りするように部分
的に重ね合わされる認識マーク形成枠７を有する。これ
ら、認識マーク形成枠７．配線層６．搭載部５は同一の
マスクによって形成する。このような方法によれば、黒
色の第２パターン２を白色系の認識マーク形成枠７で縁
取りするため、第２図に示すように、露出する第２パタ
ーン部分からなる認識マーク８の周縁は周辺に対してコ
ントラストが高くなり、光学的検出が容易となる。
上にＡｇ−Ｐｄ等からなる導体材料を印刷して第１パタ
ーン３を形成する。この第１パターン３は半導体素子４
を載置する搭載部５およびこの搭載部５の周囲に先端を
臨ませる配線層６を有してイル。さらに、この第１パタ
ーン３には前記第２パターン２を縁取りするように部分
的に重ね合わされる認識マーク形成枠７を有する。これ
ら、認識マーク形成枠７．配線層６．搭載部５は同一の
マスクによって形成する。このような方法によれば、黒
色の第２パターン２を白色系の認識マーク形成枠７で縁
取りするため、第２図に示すように、露出する第２パタ
ーン部分からなる認識マーク８の周縁は周辺に対してコ
ントラストが高くなり、光学的検出が容易となる。
そこで、半導体素子４の取り付は時には、この黒色の認
識マーク８を自動的に光学的方法で検出して搭載部５を
正確に認識し、搭載部５に固定する。また、ワイヤボン
ディング時には、２つの認識マーク８および半導体素子
４の１極９を検出して、半導体素子４と配線層６との位
置関係を認識し、自動的に半導体索子４の各電極９とこ
れに対応する配線層部分とをアルミニウムのワイヤ１０
で超音波ボンディング方法によって接続する。
識マーク８を自動的に光学的方法で検出して搭載部５を
正確に認識し、搭載部５に固定する。また、ワイヤボン
ディング時には、２つの認識マーク８および半導体素子
４の１極９を検出して、半導体素子４と配線層６との位
置関係を認識し、自動的に半導体索子４の各電極９とこ
れに対応する配線層部分とをアルミニウムのワイヤ１０
で超音波ボンディング方法によって接続する。
このような実施例によれば、ｇｆｉ＆マーク８は配線層
６および搭載部５を形成する際、同一のマスクによって
同時に形成される。、したがって、認識マーク８と配線
層６および搭載部５との位置精度は略マスクの加工精度
によって決まる。マスクの加工ｎ度は高く、このため、
認識マーク８と配線層６および搭載部５との位置精度は
数μｍ程度にすることができる。
６および搭載部５を形成する際、同一のマスクによって
同時に形成される。、したがって、認識マーク８と配線
層６および搭載部５との位置精度は略マスクの加工精度
によって決まる。マスクの加工ｎ度は高く、このため、
認識マーク８と配線層６および搭載部５との位置精度は
数μｍ程度にすることができる。
一方、認識マーク８はその周縁が周辺の白色に対して高
いコントラストを有する黒であることから、明確となり
、自動位置検出ｆｆ１ｆも昼くなる。
いコントラストを有する黒であることから、明確となり
、自動位置検出ｆｆ１ｆも昼くなる。
このため、搭載部５や配線層６あるいは電極９の中央に
被接続物である半導体素子４やワイヤ１０を接続するこ
とが可能となり、配Ｍｉｌ＋１６および搭載部５の印刷
位置精度の良否には関係フ、［くなる。
被接続物である半導体素子４やワイヤ１０を接続するこ
とが可能となり、配Ｍｉｌ＋１６および搭載部５の印刷
位置精度の良否には関係フ、［くなる。
したがって、配線層６の幅や搭載部５の大きさを小さく
することができ、パターンの微細化、スｔ、ｒわち集積
回路の高密度化（高集積度化）も可能となる。
することができ、パターンの微細化、スｔ、ｒわち集積
回路の高密度化（高集積度化）も可能となる。
なお、本発明は前記実施例に限定されない。すなわち、
認識マークは黒色系領域を白色系導体層で縁取りして、
認識マークの外周縁を位置検出の対象としたが、黒色系
領域の中央に白色糸導体層を部分的に印刷して、認識マ
ークの内周縁を位置検出の対象としてもよい。ただし、
この場合には、黒色系領域の外周縁の光学的検出を位置
検出情報としないような制御系での操作が必要となる。
認識マークは黒色系領域を白色系導体層で縁取りして、
認識マークの外周縁を位置検出の対象としたが、黒色系
領域の中央に白色糸導体層を部分的に印刷して、認識マ
ークの内周縁を位置検出の対象としてもよい。ただし、
この場合には、黒色系領域の外周縁の光学的検出を位置
検出情報としないような制御系での操作が必要となる。
以上のように、本発明により、ば、位置認識精度の向上
を図ることができるので、セラミ・ツク基板上に形成す
る印刷パターンの微細化が図れる。この結果、ハイプリ
ント■０の小型化あるめは尚集積度化が図れる。
を図ることができるので、セラミ・ツク基板上に形成す
る印刷パターンの微細化が図れる。この結果、ハイプリ
ント■０の小型化あるめは尚集積度化が図れる。
第１図ｉａ）〜ｔｃｌは本発明の一実施例によるハイブ
リタド■０製造における位置認識方法を示す部分平面図
、′ｓＸ２図は同じく認識マーク部分の断面図である。 １・・・セラミック基板、２・・・第２パターン、３・
・・第１パターン、４・・・半導体素子、５・・・搭載
部、６・・・配線層、７・・・認識マーク形成枠、８・
・・認識マーク、９・・・電極、１０・・・ワイヤ。 代理人 弁理士 薄 １）オリ 辛
リタド■０製造における位置認識方法を示す部分平面図
、′ｓＸ２図は同じく認識マーク部分の断面図である。 １・・・セラミック基板、２・・・第２パターン、３・
・・第１パターン、４・・・半導体素子、５・・・搭載
部、６・・・配線層、７・・・認識マーク形成枠、８・
・・認識マーク、９・・・電極、１０・・・ワイヤ。 代理人 弁理士 薄 １）オリ 辛
Claims (1)
- 【特許請求の範囲】 １、基板の主面に第１パターンを形成し、その後第１パ
ターンを光学的に検出して第１パターンの位置を認識す
る方法において、あらかじめ前記基板の主面に前記第１
パターンに対してコントラストが高い第２パターンを形
成しておくとともに、前記第１パターン形成時に同一マ
スクによって前記第２パターン上に第１パターンを部分
的に重ね合せて認識マークを設けておき、位置認識時に
はこの認識マークを検出することを特徴とする位置認識
方法。 ２、前記基板と第１パターンは共に白色系で両者のコン
トラストは低くかつ第２パターンは黒色系であることを
特徴とする特許請求の範囲第１項記載の位置認識方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185357A JPS5887838A (ja) | 1981-11-20 | 1981-11-20 | 位置認識方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185357A JPS5887838A (ja) | 1981-11-20 | 1981-11-20 | 位置認識方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5887838A true JPS5887838A (ja) | 1983-05-25 |
| JPH0219976B2 JPH0219976B2 (ja) | 1990-05-07 |
Family
ID=16169367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185357A Granted JPS5887838A (ja) | 1981-11-20 | 1981-11-20 | 位置認識方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887838A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194634A (ja) * | 1986-02-20 | 1987-08-27 | Rohm Co Ltd | 半導体チツプのダイボンデイング位置確認方法 |
| JPS63155733A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu General Ltd | 半導体チツプの装填方法 |
| JPH03232300A (ja) * | 1990-08-31 | 1991-10-16 | Matsushita Electric Ind Co Ltd | プリント基板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56146242A (en) * | 1980-04-16 | 1981-11-13 | Hitachi Ltd | Positioning method of bonding position at fixed position on substrate |
-
1981
- 1981-11-20 JP JP56185357A patent/JPS5887838A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56146242A (en) * | 1980-04-16 | 1981-11-13 | Hitachi Ltd | Positioning method of bonding position at fixed position on substrate |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194634A (ja) * | 1986-02-20 | 1987-08-27 | Rohm Co Ltd | 半導体チツプのダイボンデイング位置確認方法 |
| JPS63155733A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu General Ltd | 半導体チツプの装填方法 |
| JPH03232300A (ja) * | 1990-08-31 | 1991-10-16 | Matsushita Electric Ind Co Ltd | プリント基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0219976B2 (ja) | 1990-05-07 |
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