JPH0155498B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は制御記憶から読出しデータのエラー自
動訂正機能を有する情報処理装置に関する。

一般に、制御記憶部に複数のマイクロインスト
ラクシヨンからなるマイクロプログラムをロード
し該マイクロインストラクシヨンを順次読み出し
てデータ処理を行なう情報処理装置においては、 プログラム命令の実行および処理装置の制御を
行なうために一連のマイクロインストラクシヨン
が制御記憶部内に用意されており、情報処理装置
は当該一連のマイクロインストラクシヨンを１つ
１つ読出しては、そのマイクロインストラクシヨ
ンの内容に従つて処理を進めていく。

すなわち、１つのマイクロインストラクシヨン
はいくつかのフイールドに分けられ、それぞれは
固有の意味づけされたデコーダと対応しており、
例えば、加算器の入力、加算器の動作モードおよ
び加算結果の行先レジスタの指定等を行ないつつ
マイクロプログラムのシーケンス制御を実行して
いる。

このため、制御記憶部から読み出したマイクロ
インストラクシヨンデータにエラーがあるとデー
タ化けを生じ、プログラム実行結果の信頼性が低
下するだけでなく、最悪の場合には、システム全
体のオペレーシヨンがダウンする原因にもなる。
従来、このようなことを防止するため、本来のマ
イクロインストラクシヨンを構成するデータビツ
トに冗長ビツト（誤り訂正符号）を付加して記憶
するとともに、誤り検出訂正回路を設け、記憶内
容に生ずる誤りを訂正しつつ実行する誤り訂正機
能が採用されている。

従つて、通常運用時には、訂正可能エラーを検
出するとこれを訂正して、訂正済データにより動
作を続行可能なように構成されている。

従来の情報処理装置においては、制御記憶部に
マイクロプログラムをロードする時点では、マイ
クロインストラクシヨンを書き込むだけで、これ
を読み出してマイクロインストラクシヨンのエラ
ーを検出することは行なつておらず、マイクロプ
ログラムのロードを完了し、通常運用時に制御記
憶部から該マイクロインストラクシヨンを読み出
して実行するときに、読み出された該マイクロイ
ンストラクシヨンのエラーを検出して、これが訂
正可能なエラーであれば訂正を行ない、この訂正
されたインストラクシヨンを再び制御記憶部に書
きこみ、これを実行するという方式が採用されて
いる。

従つて、通常運用時に移行してはじめてマイク
ロインストラクシヨンのエラーが発見されるた
め、これが訂正不可能なエラーである場合には、
システム全体に及ぼす影響が非常に大きく、効果
的な予防保守ができないという欠点がある。

また、訂正可能なエラーであつても、固定障害
の場合には、訂正可能なエラーが頻発する状態に
陥り、エラー訂正動作のための装置の本来の性能
が得られなくなつたり、さらに、悪くすれば、エ
ラービツトの数が増えることにより訂正不可能な
エラーの状態へと推移していく確率も増加する。

このため、データの信頼性を強く要求されるよ
うなシステムやマルチプロセツサで構成されるシ
ステムでは、マイクロプログラムの制御記憶部へ
のロード時に検出された訂正可能なエラーに関し
ては、早急に予防保守をするために訂正可能エラ
ーの検出を報告するか、さらには、固定障害であ
るときの影響を考慮して訂正不能エラーを検出し
たのと同一の扱いにすることも要求される。

また逆に、システムがシングルプロセツサによ
り構成されているような場合には、システムダウ
ンの影響が大きいため、マイクロプログラムの制
御記憶部へのロード時に検出された訂正可能なエ
ラーに関しては、エラー訂正を行ない訂正可能な
エラーの検出を報告することが要求される。

さらに、マルチプロセツサのようなシステムで
も、例えば、マイクロプログラムの制御記憶部へ
のロード時には、訂正可能なエラーに関しては、
訂正不能のエラーと同じ扱いにしても、マイクロ
プログラムを制御記憶にロード完了後は、訂正可
能なエラーは、エラー訂正を行ない訂正可能なエ
ラーの検出を報告するように制御することが要求
されたりする。

このように、従来の情報処理装置では、マイク
ロプログラムの制御記憶部へのロード時およびロ
ード完了後の訂正可能エラーのエラー報告の制御
方式を、システムに要求される信頼性および保守
性に応じてフレキシブルに変更できないという欠
点がある。

本発明の目的は上述の欠点を除去しシステムに
応じてエラー処理方式をダイナミツクに変化させ
ることのできる情報処理装置を提供することにあ
る。

本発明の装置は、外部記憶媒体から制御記憶部
に複数のマイクロインストラクシヨンからなるマ
イクロプログラムをロードし該マイクロインスト
ラクシヨンを順次読み出してデータ処理を行なう
情報処理装置において、前記制御記憶部へのマイ
クロプログラムロード時およびデータ処理時に前
記制御記憶部からマイクロインストラクシヨンを
読み出し読み出されたマイクロインストラクシヨ
ンのエラーを検出するとともにこれが訂正可能な
エラーであるときにはこのエラーの訂正を行なう
エラー検出訂正手段と、前記訂正可能なエラーの
訂正時に、エラー報告信号を発生して命令再開可
能なように中断するか直ちに命令の実行を停止す
るかの指示と前記エラー報告信号の発生を抑止す
るか否かの指示とを行なう指示手段とを備え、前
記マイクロプログラムのロード前にマルチプロセ
ツサシステムにおいて訂正可能エラー検出時エラ
ー報告信号を発生して直ちに命令の実行を停止す
るように制御する第１の制御パターン信号を前記
指示手段に設定しこの制御に基づいて前記マイク
ロインストラクシヨンを逐次前記制御記憶部に書
き込み、前記マイクロプログラムのロード完了後
はマルチプロセツサシステムにおいて訂正可能エ
ラー検出時エラー報告信号を発生し命令再開可能
なように命令の実行を中断するように制御する第
２の制御パターン信号を前記指示手段に設定しこ
の制御に基づいて前記マイクロインストラクシヨ
ンを順次読み出してデータ処理を行ない、マルチ
プロセツサシステムにおいて、マイクロプログラ
ムの制御記憶部へのロード完了後は訂正可能なエ
ラーはエラー訂正を行ない訂正可能なエラーの検
出を行なうよう制御する構成されている。

次に本発明について図面を参照して詳細に説明
する。

第１図は本発明の一実施例を示すブロツク図で
ある。

本実施例は、複数のマイクロインストラクシヨ
ンからなるマイクロプログラムを記憶する制御記
憶４と、制御記憶４にロードされるマイクロプロ
グラムを記憶するフロツピーデイスク１４と、こ
のフロツピーデイス１４から制御記憶４へのマイ
クロプログラムのロードを制御するマイクロプロ
グラムロード制御回路３と、このマイクロプログ
ラムロード制御回路３の制御に従つてマイクロプ
ログラムのロード時のアドレス３２を切替回路１
１を介して供給するアドレス回路１０と、前記制
御記憶４からの読出しデータ２２のエラー検出お
よび自動訂正を行うエラー検出訂正回路１２（特
願昭56−22548号を参照できる）と、前記読出し
データ２２とエラー発生時にエラー検出訂正回路
１２によつて訂正されるデータ２４とを訂正可能
エラー検出信号４２の制御に応答して切替える切
替回路１３と、この切替回路１３の出力２５から
得られるマイクロインストラクシヨンによつて制
御され主要な演算および装置全体の制御等を行う
演算制御部５（この演算制御部により次に読出さ
れるべきマイクロインストラクシヨンのアドレス
３３も生成される）と、マイクロプログラムのロ
ード時の制御記憶４のアドレス３２と通常動作時
の制御記憶４のアドレス３３とをアドレス回路１
０の出力マイクロプログラムロード終了信号３１
の制御により切替える切替回路１１と、前記訂正
可能エラー検出信号４２の制御により、前記エラ
ー訂正の発生毎に１づつ加算されるカウンター回
路６と、カウンター回路６のカウンターが10にな
つたとき出力される10回エラー検出信号５０と、
前記10回エラー検出信号５０が入力されると、エ
ラー報告信号３６の発生が抑止されていなければ
エラー報告信号３６を発生するとともに演算制御
部５に対して次に実行されるべきマイクロインス
トラクシヨンから再開可能なように中断させるホ
ールド信号４８を出力し以後のエラー報告信号３
６の発生を抑止するエラー報告制御回路８と、エ
ラー報告信号３６により訂正可能なエラー検出を
通知されるとエラーログ信号２６によりエラーの
発生した制御記憶４の該当アドレス及びビツト位
置などを演算制御部５から収集しこのエラーロギ
ングが終了するとホールド解除信号３７によりエ
ラー報告制御回路８にホールド信号送出の解除を
指示するとともに命令再開指示信号３５により演
算制御部５に次に実行されるべきマイクロインス
トラクシヨンからの命令再開を指示する保守診断
装置２と、エラー報告制御回路８から時間監視回
路７に起動を指示する時間監視指示信号４６と、
時間監視回路７に時間監視指示信号４６によつて
時間監視の開始が指示されるとカウンタ回路６の
カウンタの内容をリセツトすることを指示するカ
ウンタリセツト信号４３と、一定時間経過後、カ
ウンタ回路６のカウンタの値が０であることを示
すカウンタ０の検出信号４５を参照して時間監視
中に訂正可能エラーが１度もなかつたことがわか
つたときエラー報告抑止解除信号４７によりエラ
ー報告制御回路８にエラー報告信号３６の抑止を
解除するよう指示し時間監視中に訂正可能エラー
が１度でもつたときにはエラー報告制御回路８に
エラー報告信号３６とホールド信号４８の発生を
指示するエラー報告指示信号４４と、10回エラー
検出信号５０が入力されたときエラー報告信号３
６の発生が抑止されていればマイクロ命令制御レ
ジスタ９からの制御パターン信号４１を参照して
障害報告モードになつていれば直ちに動作停止指
示信号５６により演算制御部５に動作の停止を指
示するとともに障害報告信号５７により保守診断
装置２に報告するよう制御し、障害報告モードに
なつていなければ特に動作指示をしないよう制御
する前記エラー報告制御回路８と、予め設定され
た制御パターン３８と制御パターン信号３９とを
アドレス回路１０の出力マイクロプログラムロー
ド終了信号３１により切替える切替回路５８とか
ら構成されている。

本実施例の通常動作時は、アドレス３４に従つ
て制御記憶４から読出されたマイクロインストラ
クシヨンデータ２２が、切替回路１３を介して演
算制御部５の制御に用いられる。

読み出したデータ２２にエラーがあるか否か
は、エラー検出訂正回路１２によつて判定される
とともに、訂正可能なエラーが検出された場合に
は、それを報告する検出信号４２によりエラー訂
正中に未訂正のデータ２２を使用して演算制御部
５が動作しないようにし、また、エラー訂正完了
後その訂正済データ２４によつて動作が続行され
るように制御を行なう。

訂正可能エラー検出信号４２はカウンタ回路６
のカウントアツプ信号としても使用され、訂正可
能エラー検出信号が発生すると、カウンタ回路６
のカウンタの内容に１が加算される。

カウンタの内容が10になるとカウンタ回路６は
10回エラー検出信号５０を発生する。

第２図ａを参照すると、10回エラー検出信号５
０がエラー報告制御回路８に入力されると、エラ
ー報告信号３６の発生が抑止されていなければエ
ラー報告信号３６を発生して以後のエラー報告信
号３６の発生を抑止する。これと同時に、ホール
ド信号４８を発生し、演算制御部５に対してエラ
ーを検出した次の命令から再開可能なように中断
するよう制御し、時間監視回路７に時間監視指示
信号４６により時間監視の指示を与える。

エラー報告信号３６により訂正可能エラー発生
報告を通知された保守診断装置２はエラーログ信
号２６によりエラーの発生した制御記憶４の該当
アドレス及びビツト位置などのエラーログ情報を
演算制御部５から収集する。

保守診断装置２は、エラーロギングを完了する
と、ホールド解除信号３７によりホールド信号４
８の解除を指示するとともに命令再開指示信号３
５により演算制御部５に次に実行されるべきマイ
クロインストラクシヨンからの命令再開を指示す
る。

時間監視指示信号４６により時間監視の指示を
与えられた時間監視回路７は、カウンタ回路６の
カウンタをカウンタリセツト信号４３によりリセ
ツトし一定時間後、カウンタ回路６のカウンタの
内容が０であることを示すカウンタ０検出信号４
５を参照して一定時間内に訂正可能エラーの検出
が０であれば、エラー報告抑止解除信号４７によ
りエラー報告制御回路８にエラー報告信号３６の
抑止を解除するよう指示し、一定時間内に訂正可
能エラーの検出があれば、エラー報告指示信号４
４を発生する。

エラー報告指示信号４４により、エラー報告制
御回路８は、エラー報告信号３６、ホールド信号
４８と時間監視指示信号４６を発生するととも
に、以後のエラー報告信号３６の発生を抑止す
る。

10回エラー検出信号５０が、エラー報告制御回
路８に入力されたとき、エラー報告信号３６の発
生が抑止されていれば、制御パターン信号４１を
参照して障害報告モードであるかどうかをチエツ
クし、障害報告モードでなければ、第２図ｃに示
すように、修正されたデータの処理を直ちに行な
う。障害報告モードであれば、第２図ｂに示すよ
うに、動作停止指示信号５６により、演算制御部
５に直ちに動作の停止を指示し、障害報告信号５
７により保守診断装置２にシステムダウンを通知
する。

フロツピーデイスク１４から制御記憶４へのマ
イクロプログラムロードを制御するマイクロプロ
グラムロード制御回路３は、 アドレス回路１０を用いてアドレスをカウント
アツプしながら、マイクロプログラムを制御記憶
４にロードし、全てのマイクロプログラムを制御
記憶４にロード完了した時点で、アドレス回路１
０は、マイクロプログラムロード終了信号３１を
発生する。

マイクロプログラムロード終了信号３１によ
り、マイクロプログラムロード後は、制御記憶４
のアドレス３４として、切替回路１１により演算
制御部５の出力３３が選択されるよう制御され、
同時に、予め設定された第２の制御パターン信号
３９が切替回路５８を介してマイクロ命令制御レ
ジスタ９の入力４０として選択されるよう制御さ
れる。

すなわち、マイクロプログラムロード終了信号
３１により、マイクロプログラムロード中は、予
め設定された第１の制御パターン信号３８をマイ
クロ命令制御レジスタ９にセツトし、その制御の
もとにマイクロインストラクシヨンを逐次制御記
憶４に書き込むようにし、マイクロプログラムロ
ード完了後は、予め設定された第２の制御パター
ン信号３９をマイクロ命令制御レジスタにセツト
し、その制御のもとに前記マイクロインストラク
シヨンを順次読み出してデータ処理を行なうよう
制御することができる。

以上、本発明には、マイクロプログラムのロー
ド中とロード完了後に応じてあらかじめ設定され
た２つの制御パターン信号をマイクロ命令制御レ
ジスタにセツトするよう構成することによりロー
ド中とロード完了後の訂正可能エラーのエラー報
告の制御方式をシステムに要求される信頼性およ
び保守性に応じてフレクシブルに変更することが
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図お
よび第２図ａ〜ｃは本実施例の動作を説明するた
めのタイミングチヤートである。 １……情報処理装置、２……保守診断装置、３
……マイクロプログラムロード制御回路、４……
制御記憶、５……演算制御部、６……カウンタ回
路、７……時間監視回路、８……エラー報告制御
回路、９……マイクロ命令制御レジスタ、１０…
…アドレス回路、１１……切替回路、１２……エ
ラー検出訂正回路、１３……切替回路、１４……
フロツピーデイスク、２０，２１，２２，２４，
２５……マイクロインストラクシヨンデータ、２
６……エラーログ信号、３０，３２，３４，３３
……アドレス、３１……マイクロプログラムロー
ド終了信号、３５……命令再開指示信号、３６…
…エラー報告信号、３７……ホールド解除信号、
３８……第一の制御パターン信号、３９……第２
の制御パターン信号、４０，４１……制御パター
ン信号、４２……訂正可能エラー検出信号、４３
……カウンタリセツト信号、４４……エラー報告
指示信号、４５……カウンタ０検出信号、４６…
…時間監視指示信号、４７……エラー報告抑止解
除信号、４８……ホールド信号、５０……10回エ
ラー検出信号、５６……動作中断指示信号、５７
……障害報告信号、５８……切替回路。

Claims (1)

【特許請求の範囲】
1. １ 外部記憶媒体から制御記憶部に複数のマイク
   ロインストラクシヨンからなるマイクロプログラ
   ムをロードし該マイクロインストラクシヨンを順
   次読み出してデータ処理を行なう情報処理装置に
   おいて、前記制御記憶部への前記マイクロプログ
   ラムロード時および前記データ処理時に前記制御
   記憶部からマイクロインストラクシヨンを読み出
   しこの読み出されたマイクロインストラクシヨン
   のエラーを検出するとともにこれが訂正可能なエ
   ラーであるときにはこのエラーの訂正を行なうエ
   ラー検出訂正手段と、前記訂正可能なエラーのエ
   ラー訂正時に、エラー報告信号を発生して直ちに
   命令の実行を停止するかまたは命令再開可能なよ
   うに命令の実行を中断するかの指示と前記エラー
   報告信号の発生を抑止するか否かの指示とを行な
   う指示手段とを備え、前記マイクロプログラムの
   ロード前にマルチプロセツサシステムにおいて訂
   正可能エラー検出時エラー報告信号を発生して直
   ちに命令の実行を停止するように制御する第１の
   制御パターン信号を指示手段に設定しこの制御に
   基づいて前記マイクロインストラクシヨンを逐次
   前記制御記憶部に書き込み、前記マイクロプログ
   ラムのロード完了後はマルチプロセツサシステム
   において訂正可能エラー検出時エラー報告信号を
   発生し、命令再開可能なように命令の実行を中断
   するように制御する第２の制御パターン信号を前
   記指示手段に設定しこの制御に基づいて前記マイ
   クロインストラクシヨンを順次読み出してデータ
   処理を行ない、マルチプロセツサシステムにおい
   てマイクロプログラムの制御記憶部へのロード時
   に検出された訂正可能なエラーに関しては、エラ
   ー訂正を行なわずマイクロプログラムの制御記憶
   部へのロード完了後は訂正可能なエラーはエラー
   訂正を行ない訂正可能なエラーの検出を行なうよ
   う制御することを特徴とする情報処理装置。