JPH0155785B2

JPH0155785B2 -

Info

Publication number: JPH0155785B2
Application number: JP59060904A
Authority: JP
Inventors: Hirohisa Shishikura; Ichiro Sase; Akio Yanagimachi; Tsukasa Yamada; Shigeharu Eguri
Original assignee: Nippon Hoso Kyokai NHK; Oki Electric Industry Co Ltd; Victor Company of Japan Ltd
Current assignee: Oki Electric Industry Co Ltd; Victor Company of Japan Ltd; Japan Broadcasting Corp
Priority date: 1984-03-30
Filing date: 1984-03-30
Publication date: 1989-11-27
Also published as: KR850007178A; JPS60206225A; KR900000489B1

Description

【発明の詳細な説明】（技術分野）本発明はTV信号の垂直帰線期間にデイジタル
信号としてコード化した文字・図形情報を多重伝
送するコード方式文字放送に好適な符号の誤り制
御に関するものであり、特に伝送路で生じたビツ
ト誤りを訂正することによつて最大限回復させよ
うとする誤り訂正復号回路に関するものである。

（技術的背景） TV伝送路を使用するこの種サービスにおける
誤り訂正方式として１パケツトを272ビツトで構
成し、データビツト272ビツト、情報ビツト190ビ
ツト、およびパリテイビツト82ビツトのデータ信
号を形成して伝送し、復号する方式が特願昭58−
6579（特開昭59−133751号公報）、特願昭58−
54002（特開昭59−181841号公報）、および特願昭
58−90017（特開昭59−216388号公報）に示されて
いる。

ここに開示されている誤り訂正復号回路の構成
を第１図に示す。第１図において、１は図示しな
いCPUにつながるCPUバスラインであつて出力
ポート２の入力端子、および入力ポート３の出力
端子に接続されている。出力ポート２の出力信号
は誤り訂正回路に供給され、入力ポート３の入力
信号は誤り訂正回路から供給される。誤り訂正回
路４は、並−直列変換回路、直−並列変換回路、
シンドロームレジスタ、データレジスタ等を含ん
でおり、（272、290）符号を訂正する動作を行な
う。

次に第１図の動作を説明する。訂正前データが
CPUからCPUバスライン１を介して出力ポート
２に供給される。出力ポート２によつて受取られ
た前記訂正前データは誤り訂正回路４によつて訂
正され、入力ポート３に供給され、CPUバスラ
イン１を介してCPUに伝達される。

第１図においてCPUバスを介するCPUと誤り
訂正部との信号の授受が例えば８ビツト単位で行
なわれるものとすると、１パケツト＝272ビツト
の訂正前データをCPUから誤り訂正復号回路に
供給するのに34バイト時間を必要とし、また、誤
り訂正回路４で訂正された１パケツトのデータを
誤り訂正復号回路からCPUに供給するのに同様
の時間がかかる。

さらに、日本の文字放送においては、１垂直期
間に最大12パケツトまでの送信が可能であり、こ
れらをすべて処理しようとすると１垂直期間＝
16.67ｍＳの間に前記CPUと誤り訂正復号回路と
のデータ転送時間は34バイト時間×２×12＝816
バイト時間にものぼる。

これらの転送はCPUの書込み、読出し命令に
よつて行なわれるものであり、この転送の時間の
間、CPUは他の処理ができないため、文字放送
の受信・表示に必要なコードの解読や表示フオー
マツトの生成などの処理に支障をきたすことにな
る。特に、誤り訂正回路４における誤り訂正動作
はCPUの動作とは非同期に行なわれるため、
CPUは１パツケート分の誤り訂正が終了したか
否かを常時、検出して誤り訂正が終了したら即座
に、入力ポート３からのデータを読み取る動作に
移行しなければならないため、CPUの他の処理
が断続的かつひんぱんに中断されてしまう。

実際の文字放送においては垂直帰線期間中に複
数パケツトのデータがシリアルに送信されてくる
ので、第１図のような回路構成においては、シリ
アル受信データを直−並列変換しCPUが読取り、
場合によつてはメモリに一時保管する動作も行な
わなくてはならない。

以上説明したように第１図に示した従来技術で
はCPUの負担が大きく、処理時間の多くをさか
ねばならず、事実上、文字放送の受信と表示に必
要なすべての処理を行なえなくなつてしまうとい
う欠点があつた。

（発明の目的と概要）本発明は従来技術の欠点を除去するために訂正
前データと訂正後データとを格納・保持するため
のバツフアメモリを有し、CPUの動作とは無関
係に受信された訂正前データを前記バツフアメモ
リに自動的に転送するとともに訂正されたデータ
を前記バツフアメモリに自動的に転送するように
してCPUの動作の自由度を増大させるようにし
たものである。

（発明の実施例）本発明の第１の実施例の回路図を第２図に示
す。第２図において１０はCPUのデータバス、
また１１はCPUのアドレスバスである。CPUの
データバス１０はデータバス制御回路１６の第１
の入出力端子に接続され、前記データバス制御回
路１６の第２の入出力端子はローカルデータバス
１７に接続され、ローカルデータバス１７は誤り
訂正回路１２のデータ入出力端子に接続されると
ともに、バツフアメモリ１３のデータ入出力端子
に接続されている。

前記CPUのアドレスバス１１はアドレス切替
回路１４の第一の入力端子に接続されている。前
記アドレス切替回路の出力端子は前記バツフアメ
モリのアドレス入力端子に接続されている。１５
は受信データ入力端子であり、前記誤り訂正回路
１２の信号入力端子に接続されている。前記誤り
訂正回路はアドレス出力端子１８を有しており、
このアドレス出力端子が前記アドレス切替回路１
４の第２の入力端子に接続されている。

次に第２図の動作を説明する。

受信された放送信号のうち垂直帰線期間に挿入
されている文字放送信号だけが抽出されて第２図
の受信データ入力端子１５に加えられ、誤り訂正
回路１２に供給される。この文字放送信号は１パ
ケツトあたり情報ビツトが190ビツトおよびパリ
テイ・ビツトが82ビツトのつごうデータビツトと
して272ビツトの２値シリアルデータである。垂
直帰線期間のうち10〜21H目の任意の各１水平走
査期間ごとに１パケツト＝272ビツトのデータが
送られてくる。１垂直帰線消去期間あたり最大で
12パケツト分のデータが送られてくる。

第１の動作モードにおいてはパケツト受信デー
タをローカルデータバス１７を介してバツフアメ
モリ１３に書込む。

誤り訂正回路１２は後に詳細回路構成を説明す
ることになるがデータ転送部を含んでおり、前記
受信データ入力端子１５に加えられたシリアル文
字放送信号を直−並列変換して、ローカルデータ
バス１７に送出し、これを介してバツフアメモリ
１３に供給する。ローカルデータバス１７のビツ
ト数はCPUの種類により、あるいはバツフアメ
モリのビツト構成により任意に選ばれるが実用的
には、８ビツトないし16ビツトである。以下の説
明ではCPUバス、ローカルデータバスともに８
ビツトの場合について説明する。

同時に誤り訂正回路１２はアドレス生成部を有
し、バツフアメモリ１３の中のどのアドレスに書
込むかを指定するためのアドレス信号をアドレス
出力端子１８に出力し、アドレス切替回路１４の
第２の入力端子に供給する。

アドレス切替回路１４の第１の入力端子には、
CPUアドレスバスを介してCPUから任意のアド
レス信号が供給されているが第１の動作モード、
すなわち、シリアル受信データの転送時において
は第２の入力端子の信号が選択されてアドレス切
替回路の出力端子に出て、バツフアメモリ１３の
アドレス入力端子に供給されるごとく制御されて
いる。同時に、CPUデータバス１０とローカル
データバス１７とは分離されるようにデータバス
制御回路１６が制御される。かくして、第１の動
作モードにおいてはシリアル受信データが誤り訂
正回路中のアドレス生成部によつて指定されるバ
ツフアメモリ１３のアドレスに書込まれる。

後に説明するように、第１の動作モードにおけ
る転送すなわち、シリアル受信データ（訂正前デ
ータ）の転送は、バツフアメモリ１３の中の、訂
正後のデータが格納されるエリアとは異なるエリ
アに書込まれる。

また第１の動作モードにおける転送において
は、ローカルデータバス１７のビツト容量を仮り
に８ビツトとすれば１パケツト＝272ビツトのデ
ータを転送するのに 272÷８＝34となり 34回にわけて行なう。従つて、バツフアメモリ
１３の中にあつては、訂正前のデータとして34ア
ドレス分が必要になる。バツフアメモリ１３中に
複数パケツト、例えば12パケツト分の訂正前デー
タを格納すれば34アドレスを１ブロツクとして12
ブロツク分のメモリエリアが必要である。

第１の動作モードの転送は、実用的には、１垂
直帰線消去期間の全パケツト（例えば12パケツ
ト）を連続して転送するのがよい。そしてこの間
CPUは何も介在しなくてよいから、他の処理を
行なつていてよい。

第２の動作モードでは、第１の動作モードでい
つたんバツフアメモリに格納された訂正前データ
を訂正すべく誤り訂正回路に供給し訂正する。

第２の動作モードにおいて、誤り訂正回路１２
は前記アドレス出力端子１８にバツフアメモリ１
３の中を読み出すべきロケーシヨンのアドレス信
号を送出し前記アドレス切替回路１４の第２の入
力端子に供給する。この場合、つまり第２の動作
モードにおいては、第２の入力端子の信号を選択
して、出力端子に送出するようにアドレス切替回
路１４が動作するので誤り訂正回路のアドレス出
力信号がバツフアメモリのアドレス入力端子に供
給される。

同時にデータバス切替回路１６はCPUデータ
バス１０とローカルデータバス１７とを分離する
よう制御されるので、誤り訂正回路１２はローカ
ルデータバス１７を介してバツフアメモリ１３の
出力信号を受入れる。かくして、誤り訂正回路１
２が指定するアドレスのバツフアメモリ１３の内
容が誤り訂正回路１２に入る。ローカルデータバ
ス１７のビツド数を８ビツトとすれば、これら第
２の動作モードにおけるデータ転送は８ビツトご
とに行なわれ、１回＝８ビツトの転送が行なわれ
る毎に誤り訂正回路１２のアドレス出力端子の信
号が変化するので、バツフアメモリ１３中の訂正
前データが順次、誤り訂正回路に転送される。３
４回の転送によつて、272ビツト＝１パケツトの
データ転送が完了する。誤り訂正回路１２は１パ
ケツトのデータを、単位ブロツクとして扱い誤り
訂正を行なう。

第２の動作モードにおけるバツフアメモリ１３
から誤り訂正回路１２への訂正前データ転送は誤
り訂正回路１２によつて管理されるのでこの間
CPUは介在しなくてよくCPUは他の処理を行な
うことができる。

第２の動作モードによつて転送・訂正が行なわ
れると第３の動作モード、すなわち訂正されたデ
ータを８ビツトずつ34回にわたつて、バツフアメ
モリに書込む動作モードに入る。第２の動作モー
ドによつて訂正された１パケツトのデータは８ビ
ツトずつ順番にローカルデータバス１７に載せら
れバツフアメモリ１３のデータ入出力端子に供給
される。第３の動作モードにおいてもデータバス
制御回路１６は、CPUデータバス１０からロー
カルデータバス１７を分離するよう動作する。

他方、誤り訂正回路１２はバツフアメモリ１３
にアドレス信号を供給すべくアドレス出力信号を
アドレス切替回路１４の第２の入力端子に与え
る。第３の動作モードにおいてもアドレス切替回
路１４は第２の入力端子に与えられるアドレス信
号を選択し、バツフアメモリ１３のアドレス入力
端子に供給すべく動作する。誤り訂正回路１２
は、８ビツトの訂正後のデータをローカルデータ
バス１７に送出するごとに、アドレス出力端子を
更新するように動作するので、誤り訂正済みデー
タが順次バツフアメモリ１３に格納される。

この際、訂正後データを訂正前データが格納さ
れていた同じアドレスに格納すると訂正前データ
が消滅してしまう。訂正前のデータを保持してお
くためには、訂正後のデータを異なるエリアに格
納する必要がある。第３図および第４図は、バツ
フアメモリにデータを格納する際のマツピングを
例示するものである。

第３図において２０〜３１および４０〜５１は
それぞれ１パケツト分のデータを格納するための
メモリエリアである。１パケツトは34バイトのデ
ータからなるから、バイト単位でアドレス付けを
するとすれば１パケツト分のメモリエリアは34番
地分あればよい。そこで１パケツト目の訂正前デ
ータを０番地〜33番地即ち、２０に割り当て、２
パケツト目の訂正前データを34番地〜67番地即
ち、２１に割り当て、３パケツト目の訂正前デー
タを68番地〜101番地即ち、２２に割り当て、以
下同様にして、12パケツト目の訂正前データを
374番地〜407番地即ち31に割り当てる。

他方、訂正後データの格納エリアとして４０〜
５１を用意する。番地で言えば408番地から815番
地まで12パケツト分のエリアである。

CPUを使う装置あるいはメモリを使う装置に
おいては、データ長だけでなくアドレスのサイズ
も2ⁿ（ｎは整数）にとるのがソフトウエアおよび
ハードウエアの面で便利な場合が多い。第４図に
おいては１パケツト分のメモリエリアとして2⁶＝
64バイトだけ確保している。また、訂正前、訂正
後いずれの領域に対しても2⁴＝16パケツト分のエ
リアを確保している。このようにバツフアメモリ
のマツピングを行なうと、不必要なメモリエリア
が生ずるが、このエリアは他の用途に使用するこ
とができる。第４図の方法によれば2048バイト
（慣例的に2kバイトと呼んでいる）のメモリエリ
アがあればよく、いわゆる16kビツトのRAMが
ちようど使用可能となり便利である。

次に第４の動作モードについて説明する。第４
の動作モードにおいては、CPUが誤り訂正され
たデータを処理し、表示を行なうようにするため
に、バツフアメモリ１３に格納された誤り訂正済
データを取り込む。第２図において、第４の動作
モードにおいてはアドレス切替回路１４が第１の
入力端子に与えられた信号を選択してバツフアメ
モリ１３のアドレス入力端子に与えるように動作
するので、CPUが指定するアドレスがCPUアド
レスバス１１およびアドレス切替回路１４を介し
てバツフアメモリ１３に供給される。同時に第４
の動作モードにおいては、データバス制御回路１
６がCPUデータバス１０をローカルデータバス
１７に連結するように動作する。かくして第４の
動作モードにおいては、CPUがアドレス指定す
るバツフアメモリ１３の内容がローカルデータバ
ス１７、制御回路１６およびCPUデータバス１
０を介してCPU、あるいは主記憶装置に読み込
まれる。CPUは所望の時期にバツフアメモリ１
３に格納された訂正済データを取出し、これに基
づいて文字放送に必要な表示を行なうべくデータ
処理を行なうことができる。

次に第２図の動作をより明確にするために、誤
り訂正回路１２のより詳しい回路構成図を第５図
に示す。第５図における１７および１８は第２図
の同一番号のものと同等であり、また、６８ａは
第２図における受信データ入力端子１５と同等で
ある。

第５図において、６０はタイミング制御部であ
り、基準となるクロツクパルス８７を受け、第１
のタイミング出力信号として切替信号６１を発
し、第２のタイミング出力信号を誤り訂正部６２
に供給し、第３のタイミング出力信号をデータ転
送部６３に供給し、第４のタイミング出力信号を
アドレス生成部６４に供給するとともに、ステー
タス信号６４を発する。ステータス信号６７は
CPUがバツフアメモリ１３をアクセスしてよい
か否かを示す信号であり、前記第１〜第３のモー
ドでは例えば“Ｈ”が出力され、それ以外の時に
は“Ｌ”になつている。CPUはステータス信号
６７を検出し、“Ｌ”であるのを確認してからバ
ツフアメモリをアクセスする。

６８ａはシリアル受信データ、６８ｂはフレー
ミング検知信号、６８ｃはシリアル受信データ６
８ａのデータ列と同期したクロツクパルスであつ
て、いずれもデータ転送部６３に供給される。

データ転送部は訂正前信号６５を誤り訂正部６
２に供給し、また誤り訂正部６２より訂正後信号
６６を受取り、またアドレス生成部６４にアドレ
ス歩進パルス６９を供給し、またローカルデータ
バス１７とも接続されている。アドレス生成部６
４はバツフアメモリをアドレシングするためのア
ドレス信号を生成する機能をはたす。

次に第５図の動作を説明する。第５図において
誤り訂正部６２はデータ転送部６３から、訂正前
信号６５を受け取りパケツト単位で訂正し、訂正
後信号６６をデータ転送部６３に与える。

データ転送部６３は受信データ入力端子６８
ａに与えられたシリアル受信データを直−並列変
換してローカルデータバス１７に送出する（第１
の動作モード時）、バツフアメモリ１３からロ
ーカルデータバス１７に送出された訂正前のデー
タを受け取り、並−直列変換を行なつて訂正前信
号６５を生成し、誤り訂正部６２を伝達する（第
２の動作モード時）および誤り訂正部６２から
送出される訂正後信号６６を直−並列変換してロ
ーカルデータバス１７に送出する（第３の動作モ
ード時）、などの動作を行なう。

各動作モードにおける各信号の流れは次の通り
である。第１の動作モードにおいてはデータがシ
リアル受信データ入力端子６８ａ→データ転送部
６３→ローカルデータバス１７のごとく転送され
るがこの間、データ転送部６３は、１バイトのデ
ータ転送ごとにアドレス歩進パルス６９を発生
し、アドレス生成部６４に与えるので、これによ
つて、アドレス信号１８が更新され、バツフアメ
モリに順次書込むことができる。

第２の動作モードにおいては、データがローカ
ルデータバス１７→データ転送部６３→訂正前信
号６５→誤り訂正部６２のごとく転送され、１バ
イトの転送ごとにアドレス生成部６４がアドレス
更新するようにタイミング制御部６０がタイミン
グ信号を供給するので、バツフアメモリ１３から
１バイト単位で順次読出される。

第３の動作モードにおいてはデータが誤り訂正
部６２→訂正後信号６６→データ転送部６３→ロ
ーカルデータバス１７のごとく転送され、１バイ
トの転送ごとに、タイミング制御部６０からのタ
イミングパルスによつてアドレス生成部６４がア
ドレス更新を行なうものでバツフアメモリ１３に
訂正後データを順次書込むことができる。

第５図において、シリアル受信データをデータ
転送部６３で受取り、バツフアメモリ１３に格納
する動作をより具体的に示すために細部を第６
図、第７図および第８図に示す。

第６図はパケツト受信データのフオーマツトを
示すタイミング図であつて、特願昭58−6579の第
１６図と同じものである。すなわち、第６図にお
いて７０は水平同期信号、７１はカラーバース
ト、７２はクロツク同期をとるためのクロツクラ
ンイン、７３はフレーム同期をとるためのフレー
ミング信号、７４は34バイトパケツト信号すなわ
ちシリアル受信データ６８ａを表わす。フレーミ
ング信号７３によつてフレーム同期がとられた時
に発生されるのがフレーミング検知信号６８ｂで
あり、クロツクランイン７２によつてクロツク同
期がとられたクロツクパルスが６８ｃである。

第７図はフレーミング検知信号６８ｂ、クロツ
クパルス６８ｃによつてシリアル受信データ６８
ａをローカルデータバス１７を介してバツフアメ
モリ１３に格納するためのデータ転送部６３にお
ける部分回路図を示す。また第８図はデータ転送
部６３の部分回路である第７図の動作を示すため
のタイミング図である。

第７図において８０はゲート回路であり、フレ
ーム検知信号６８ｂが“Ｌ”の時にクロツクパル
ス６８ｃをシフトレジスタ８１のクロツクパルス
入力端子に供給するように動作する。シフトレジ
スタ８１はシリアル受信データ６８ａをクロツク
パルス入力端子のパルスによつて順次取り込みシ
フトするとともに、８ビツトのシフトした信号を
レジスタ８２の入力端子に供給する。レジスタ８
２はシフトレジスタ８１から供給された８ビツト
信号をラツチパルス８５によつて取込み、取込ん
だ８ビツト信号をバスラインインターフエイス回
路８３に供給する。バスラインインターフエイス
回路８３は、レジスタ８２から供給された８ビツ
ト信号を指定されるタイミングでローカルデータ
バス１７に送出する。データ受信制御回路８４は
ゲート回路８０の出力パルスをカウントすること
によつてシリア受信データが８ビツト＝１バイト
分シフトレジスタ８１にシフトされるごとにレジ
スタ８２に転送すべくラツチパルス８５を発する
とともに、１バイトの転送ごとにバツフアメモリ
１３への書込みパルス８６を発し、かつ、１バイ
トの転送ごとにアドレス更新をさせるためにアド
レス歩進パルス６９を発する。

かくして第７図は、シリアルに送られてくるパ
ケツト受信データを、８ビツト単位に変換してバ
スインタフエイス回路８３を介してローカルデー
タバス１７に順次送出する。この間アドレス歩進
パルス６９およびバツフアメモリ書込みパルス８
６を発するのでローカルデータバス１７に送出さ
れた８ビツト単位のデータが順次バツフアメモリ
１３の相異なるアドレスに書込まれる。

第８図において、９３はローカルデータバス１
７に送出されるデータの内容を示したものでラツ
チパルス８５によつて、データ更新されることが
示されている。

以上説明したように第２図における誤り訂正回
路１２として第５図に示す回路を用いれば、
CPUが介在することなしに、訂正前データと訂
正後データとを格納保持することができる。この
間CPUは他の処理を行なつていてよい。

以上の説明ではCPUデータバス１０およびロ
ーカルデータバス１７として８ビツト＝１バイト
構成にした場合について述べたが他のビツト構
成、例えば４ビツト構成や16ビツト構成にしても
よい。

また、第１実施例では、受信データをいつたん
バツフアメモリ１３に格納して、訂正前データを
保持しておくようにしたが、訂正前データが不要
である場合には、訂正後データを訂正前データと
同じアドレスに格納することができ、あるいは第
１の動作モードを不要にし、かつ受信データ入力
端子１５に与えられる。シリアル受信データをデ
ータ転送部６３を介して直接に誤り訂正部６２に
伝達し、訂正してしまうことも可能である。

次に、受信データをバツフアメモリ１３に転送
する際にアドレス生成する方法として、より有効
な他の実施例について以下に説明する。

この実施例について説明するために、第４図に
示したバツフアメモリのマツピングを書き直して
第９図に示す。例えば、訂正前の第１パケツト目
データは０番目から33番地まに格納される。先頭
番地は０番地であり、２進表現で０番地を表現す
れば“000、0000、0000”（16進表現では“000”）
である。訂正前の第２パケツト目データは64番地
から97番地までに格納される。先頭番地は64番地
であり、２進表現で64番地を表現すれば“000、
0100、0000”（16進表現では“040”）である。以
下同様にして、訂正前および訂正後のパケツトデ
ータの格納される先頭アドレスが10進表現、２進
表現および16進表現に分けて第９図に列記されて
いる。全部で2048バイトのアドレスを与えるのに
アドレス信号として11ビツト必要であり、最上位
ビツトから順番に、A₁₀、A₉、A₈…A₀と対応さ
せている。第９図で注意すべきことは、パケツト
番号がA₉、A₈、A₇、A₆の４ビツトだけで表現で
きることである。A₅〜A₀はそのパケツト内での
バイト番号に対応ずけられ、A₁₀は訂正前データ
か訂正後データかの識別ビツトとなる。

従つて、受信データをバツフアメモリに格納す
る際のアドレシングは、パケツト番号をA₉〜A₆
に対応させればよい。

さらにこの実施例の動作を説明するために、送
信されてくる文字放送データのタイミング図を第
１０に示す。第１０図において、１００ａは垂直
同期信号、１００ｂは垂直帰線消去信号、１００
ｃは垂直同期信号１００ａと垂直帰線消去信号１
００ｂあるいは垂直帰線消去信号１００ｂだけか
ら生成される垂直信号であり、これらはいずれも
１垂直走査期間を周期とする繰り返しパルス信号
である。

垂直帰線消去期間は21水平走査期間（以下21H
というようにＨで水平走査期間を表わす）であ
り、このうち、文字放送用のデータが載せられる
のは、10H目以後のつごう12H分である。即ち、
垂直信号１００ｃが“Ｌ”から“Ｈ”に反転して
から12H分だけが文字放送のデータとして意味を
もつ。1Hの期間に載せられるデータが１パケツ
トであるから、10H目に１パケツト目のデータが
載つており、11H目に２パケツト目のデータが載
つており、以下同様にして21H目に12パケツト目
のデータが載つている。

本実施例における受信データをバツフアメモリ
１３に転送・格納する際のアドレス生成回路の部
分回路図を第１１図に示す。第１１図において１
００ｃは第１０図に示した垂直信号であり、１垂
直走査期間ごとの繰返しパルスである。１１０は
水平同期信号、もしくは水平帰線消去信号が水平
クロツクパルス入力端子であつて、４ビツトカウ
ンタ１１１のクロツクパルス入力端子CKに接続
されている。同時に、４ビツトカウンタ１１１の
リセツト入力端子Ｒには前記垂直信号１００ｃが
加えられる。１１３〜１１６は４ビツトカウンタ
１１１の各ビツト出力端子でありそれぞれアドレ
ス出力信号A₆〜A₉を形成している。

次に第１１図の動作を第９図および第１０図を
参考にして説明する。４ビツトカウンタ１１１は
垂直信号１００ｃが“Ｌ”の期間すなわち、垂直
帰線消去期間の9H目までリセツトされており、
水平クロツクパルスをカウントしない。４ビツト
カウンタ１１１は10H目からカウントし始めるが
10Hの目はまだカウントアツプしていないので、
８６〜８３は“0000”であり、アドレス信号A₉
〜A₆が“0000”であつて、第９図における１パ
ケツト目のアドレスを与えることができる。11H
目になると４ビツトカウンタ１１１はカウントア
ツプし４ビツトカウンタの出力信号１１６〜１１
３は“0001）となり、アドレス信号A₉〜A₆が
“0001”であつて、２パケツト目のアドレスを与
えることができる。

以下同様にして1Hごとに４ビツトカウンタ１
１１がカウントアツプしアドレス信号A₉〜A₆が
順次歩進してアドレスを更新していく。

なお、第１１図では図示していないがA₁₀は、
例えば垂直帰線消去期間信号、すなわち第１０図
における垂直帰線消去信号１００ｂなどから与え
られ、パケツト受信データが挿入されている期間
に“Ｌ”になるようにする。

また、アドレスの下位ビツト信号A₅〜A₀は、
第５図におけるアドレス歩進パルス６９もしくは
タイミング制御部６３から供給されるアドレス歩
進パルスをカウントすることによつて生成され
る。

以上説明したように、この実施例では水平同期
信号もしくは水平帰線消去信号をカウントするこ
とによつて容易にバツフアメモリのアドレツシン
グを行なうことができる。

（発明の効果）以上説明したように本発明によれば誤り訂正復
号回路としてシリアルに送られてくる受信データ
を順次バツフアメモリに格納する機能、バツフア
メモリに格納された訂正前データを順次読み出し
て訂正する機能、および訂正後のデータを順次バ
ツフアメモリに格納する機能を有しているから、
これらの動作の間、CPUは介在しなくてもよく、
この間CPUは他の処理を行なうことができ、
CPUの動作の自由度を増大させることができ、
コード方式による文字放送の受信機などに極めて
有効である。

【図面の簡単な説明】

第１図は従来の誤り訂正復号回路の回路図、第
２図は本発明の一実施例の誤り訂正復号回路の回
路図、第３図及び第４図はバツフアメモリのマツ
ピング図、第５図は誤り訂正回路の回路図、第６
図はパケツト受信データのフオーマツトを示すタ
イミング図、第７図はデータ転送部の部分回路
図、第８図はデータ転送部の部分回路の動作を示
すタイミング図、第９図はバツフアメモリのマツ
ピング図、第１０図は文字放送データのタイミン
グ図、第１１図はアドレス生成回路の部分回路図
である。１……CPUバスライン、２……出力ポート、
３……入力ポート、４……誤り訂正回路、１０…
…CPUデータバス、１１……CPUアドレスバス、
１２……誤り訂正回路、１３……バツフアメモ
リ、１４……アドレス切替回路、１５……受信デ
ータ入力端子、１６……データバス制御回路、１
７……ローカルデータバス、１８……誤り訂正回
路のアドレス出力端子、２０〜３１，４０〜５１
……パケツトメモリエリア、３２〜３５，５２〜
５５……パケツトメモリエリア、６０……タイミ
ング制御部、６１……切替信号、６２……誤り訂
正部、６３……データ転送部、６４……アドレス
生成部、６５……訂正前信号、６６……訂正後信
号、６７……CPUがバツフアメモリをアクセス
してよいか否かを示す信号、６８ａ……シリアル
受信データ、６８ｂ……フレーミング検知信号、
６８ｃ……クロツクパルス、６９……アドレス歩
進パルス、７０……水平同期信号、７１……カラ
ーバースト、７２……クロツクランイン、７３…
…フレーミング信号、７４……34バイトパケツト
信号、８０……ゲート回路、８１……シフトレジ
スタ、８２……レジスタ、８３……バスインタフ
エイス回路、８４……データ受信制御回路、８５
……ラツチパルス、８６……書込みパルス、１０
０ａ……垂直同期信号、１００ｂ……垂直帰線消
去信号、１００ｃ……垂直信号、１１０……水平
同期信号もしくは水平帰線消去信号、１１１……
４ビツトカウンタ、１１３〜１１６……４ビツト
カウンタの出力信号。８７……クロツクパルス。

Claims

【特許請求の範囲】１ローカルデータバスと、文字放送の符号データの誤りを訂正し、訂正済データを前記ローカルデータバスへ転送
する誤り訂正回路と、前記ローカルデータバスに結合され、前記訂正
済データを格納するバツフアメモリと、前記誤り訂正回路から出力されたアドレス信号
と、CPU（中央処理装置）から出力されたアドレ
ス信号を選択的に前記バツフアメモリに転送し、
前記バツフアメモリのアドレスを指定するアドレ
ス切換回路と、前記CPUのデータバスと前記ローカルデータ
バス間に結合され、前記アドレス切換回路が前記
誤り訂正回路から出力されたアドレス信号を選択
する場合、前記データバスと前記ローカルデータ
バス間を分離するデータバス制御回路と、からなる誤り訂正復号回路。２前記誤り訂正回路は、バツフアメモリに与えるアドレス信号を生成す
るアドレス生成部と、符号データを訂正するための誤り訂正部と、受信データを前記ローカルデータバスもしくは
前記誤り訂正部に転送し、あるいは、前記ローカ
ルデータバスのデータを前記誤り訂正部に転送し
あるいは前記誤り訂正部からのデータを前記ロー
カルデータバスに転送するごとく作動するデータ
転送部と前記アドレス生成部、誤り訂正部および
データ転送部に所定のタイミング信号を供給する
タイミング制御部とを有することを特徴とする特
許請求の範囲第１項記載の誤り訂正復号回路。３前記バツフアメモリは異なつたアドレスに訂
正前のデータを格納するエリアと訂正後のデータ
を格納するエリアとを有することを特徴とする特
許請求の範囲第１項、または第２項記載の誤り訂
正復号回路。４前記アドレス生成部は、水平パルス信号をカ
ウントすることによつて受信データを格納するア
ドレスを決定するごとくした特許請求の範囲第２
項記載の誤り訂正復号回路。５前記データ転送部は、文字コード放送のパケ
ツト信号に含まれているフレーミング信号によつ
てフレーム同期がとられたことを検知する信号
と、同じく文字コード放送のパケツト信号に含ま
れているクロツクランイン信号に同期したクロツ
クパルスとによりパケツト受信データをローカル
データバスに送出する手段を有していることを特
徴とする特許請求の範囲第２項記載の誤り訂正復
号回路。