JPS60206225A

JPS60206225A - 誤り訂正復号回路

Info

Publication number: JPS60206225A
Application number: JP59060904A
Authority: JP
Inventors: Hirohisa Shishikura; 宍倉　博久; Ichiro Sase; 一郎佐瀬; Akio Yanagimachi; 柳町　昭夫; Tsukasa Yamada; 宰山田; Shigeharu Eguri; 殖栗　重治
Original assignee: Nippon Hoso Kyokai NHK; Oki Electric Industry Co Ltd; Victor Company of Japan Ltd; Nippon Victor KK; Japan Broadcasting Corp
Current assignee: Oki Electric Industry Co Ltd; Victor Company of Japan Ltd; Nippon Victor KK; Japan Broadcasting Corp
Priority date: 1984-03-30
Filing date: 1984-03-30
Publication date: 1985-10-17
Also published as: KR900000489B1; JPH0155785B2; KR850007178A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明はＴＶ信号の垂直帰線期間にディジタル信号とし
てコード化した文字・図形情報を多重伝送するコード方
式文字放送に好適な符号の誤シ制御に関するものであり
、特に伝送路で生じたピット誤シを訂正することによっ
て最大限回復させようとする誤シ訂正復号回路に関する
ものである。

（技術的背景）ＴＶ伝送路を使用するこの種サービスにおける誤シ訂正
方式として１・母ケットを２７２ビツトで構成し、デー
タビット２７２ビツト、情報ビット１９０ビツト、およ
びノやりティビット８２ビツトのデータ信号を形成して
伝送し、復号する方式が特願昭５８−６５７９、特願昭
５８−５４００２、および特願昭５８−９００１７に示
されている。

ここに開示されている誤シ訂正復号回路の構成を第１図
に示す。第１図において、１は図示しないＣＰＵにつな
がるＣＰＵパスラインであって出力ポート２０入力端子
、および入力ポート３の出力端子に接続されている。出
力デート２の出力信号は誤シ訂正回路に供給され、入力
ポート３０入力信号は誤シ訂正回路から供給される。誤
シ訂正回路４は、並−直列変換回路、直−並列変換回路
、シンドロームレジスタ、データレジスタ等を含んでお
シ、（２７２，１９０）符号を訂正する動作を行なう。

次に第１図の動作を説明する。訂正前データがＣＰＵか
らＣＰＵパスライン１を介して出力ポート２に供給され
る。出力ポート２によって受取られた前記訂正前データ
は誤シ訂正回路４によって訂正され、入力ポート３に供
給され、ＣＰＵパスライン１を介してＣＰＵに送達され
る。

第１図においてＣＰＵパスを介するＣＰＵと誤シ訂正部
との信号の授受が例えば８ビット単位で行なわれるもの
とすると、１パケツト＝２７２ビツトの訂正前データを
ＣＰＵから誤シ訂正復号回路に供給するのに３４バイト
時間を必要とし、また、誤シ訂正回路４で訂正された１
　／ＩＰケットのデータを誤シ訂正復号回路からＣＰＵ
に供給するのに同様の時間がかかる。

さらに、日本の文字放送においては、１垂直期間に最大
にｉｊチケットでの送信が可能であシ、これらをすべて
処理しようとすると１垂直期間＝１６、６７　ｍｓの間
に前記ＣＰＵと誤シ訂正復号回路とのこれらの転送はＣ
ＰＵの書込み、読出し命令によって行なわれるものであ
シ１、この転送の時間の間、ＣＰＵは他の処理ができな
いため、文字放送の受信・表示に必要なコードの解読や
表示フォーマットの生成などの処理に支障をきたすこと
になる。特に、誤シ訂正回路４における誤シ訂正動作は
ＣＰＵの動作とは非同期に行なわれるため、ＣＰＵはｌ
／４′ケット分の誤シ訂正が終了したか否かを常時、検
出して、誤シ訂正が終了したら即座に、入力ポート３か
らのデータを読み取る動作に移行しなければならないた
め、ＣＰＵの他の処理が断続的かつひんばんに中断され
てしまう。

実際の文字放送においては垂直帰線期間中に複数ノｆケ
ットのデータがシリアルに送信されてくるので、第１図
のような回路構成においては、シリアル受信データを直
−並列変換しＣＰＵが読取シ、場合によってはメモリに
一時保管する動作も行なわなくてはならない。

以上説明したように第１図に示した従来技術ではＣＰＵ
の負担が大きく、処理時間の多くをさかねばならず、事
実上、文字放送の受信と表示に必要なすべでの処理を行
なえなくなってしまうという欠点があった。

（発明の目的と概要）本発明は従来技術の欠点を除去するために訂正前データ
と訂正後データとを格納・保持するためのバッファメモ
リを有し、ＣＰＵの動作とは無関係に受信された訂正前
データを前記バッファメモリに自動的に転送するととも
に訂正されたデータを前記バッファメモリに自動的に転
送するようにしてＣＰＵの動作の自由度を増大させるよ
うにしたものである。

（発明の実施例）本発明の第一の実施例の回路図を第２図に示す。

第２図において１０はＣＰＵのデータバス、また１ノは
ＣＰＵのアドレスバスである。ＣＰＵのデータバス１０
はデータバス制御回路１６の第１の入出力端子に接続さ
れ、前記データバス制御回路１６の第２の入出力端子は
ローカルデータバス１２に接続され、ローカルデータバ
ス１７は誤シ訂正回路１２のデータ入出力端子に接続さ
れるとともに、バッファメモリ１３のデータ入出力端子
に接続されている。

前記ＣＰＵのアドレスバス１１はアドレス切替回路１４
の第一の入力端子に接続されている。前記アドレス切替
回路の出力端子は前記バッファメモリのアドレス入力端
子に接続されている。１５は受信データ入力端子であシ
、前記誤シ訂正回路１２の信号入力端子に接続されてい
る。前記＆ｉＪ）訂正回路はアドレス出力端子１８を有
しておシ、このアドレス出力端子が前記アドレス切替回
路１４の第２の入力端子に接続されている。

次に第２図の動作を説明する。

受信された放送信号のうち垂直帰線期間に挿入されてい
る文字放送信号だけが抽出されて第２図の受信データ入
力端子１５に加えられ、誤り訂正回路１２に供給される
。この文字放送信号は１・母ケットあたり情報ビットが
１９０ビツトおよびノぐリティ・ビットが８２ビツトの
つごうデータビットとして２７２ピツトの２値シリアル
データである。垂直帰線期間のうち１０〜２１Ｈ目の任
意の各１水千規査期間ごとに１・ぐケラ）＝２７２ビツ
トのデータが送られてくる。１垂直帰線消去期間あたシ
最大で１２ノぐケラト分のデータが送られてくる。

第１の動作モードにおいては・ぐケラト受信データをロ
ーカルデータバス１７を介してバッファメモリ１３に書
込む。

誤シ訂正回路１２は後に詳細回路構成を説明することに
なるがデータ転送部を含んでおシ、前記受信データ入力
端子１５に加えられたシリアル文字放送信号を直−並列
変換して、ローカルデータバス１７に送出し、これを介
してバッファメモリ１３に供給する。ローカルデータバ
ス１２のビット数はＣＰＵの種類により、あるいはバッ
ファメモリのビット構成によシ任意に選ばれるが実用的
には、８ビツトないし１６ビツトである。以下の説明テ
ハＣＰＵパス、ローカルデータバスともに８ビツトの場
合について説明する。

同時に誤シ訂正回路１２はアドレス生成部を有し、バッ
ファメモリ１３の中のどのアドレスに書込むかを指定す
るためのアドレス信号をアドレス出力端子１．８に出力
し、アドレス切替回路１４の第２の入力端子に供給する
。

アドレス切替回路１４の第１の入力端子には、ＣＰＵア
ドレスバスを介してＣＰＵから任意のアドレス信号が供
給されているが第１の動作モード、すなわち、シリアル
受信データの転送時においては第２の入力端子の信号が
選択されてアドレス切替回路の出力端子に出て、バッフ
ァメモリ１３のアドレス入力端子に供給されるごとく制
御されている。同時に、ＣＰＵデータバス１ｏとローカ
ルデータバス１７とは分離されるようにデータバス制御
回路ノロが制御される。かくして、第１の動作モードに
おいてはシリアル受信データが誤シ訂正回路中のアドレ
ス生成部によって指定されるバッファメモリ１３のアド
レスに書込まれる。

後に説明するように、第１の動作モードにおける転送す
なわち、シリアル受信データ（訂正前データ）の転送は
、ノクッファメモリ１３の中の、訂正後のデータが格納
されるエリアとは異なるエリアに書込まれる。

また第１の動作モードにおける転送においては、ローカ
ルデータバス１７のビット容量を仮シに８ビツトとすれ
ば１ノやケット＝２７２ビットのデータを転送するのに２７２÷８＝３４　となシ３４回にわけて行なう。従って、バッファメモリ１３の
中にあっては、訂正前のデータとして３４アドレス分が
必要になる。バッファメモリ１３中に複数・ぐケラト、
例えば１２ノ母ケット分の訂正前データを格納すれば３
４アドレスを１ブロツクとして１２ブロック分のメモリ
エリアが必要である。

第１の動作モードの転送は、実用的には、１垂直帰線消
去期間の全・ぐケラト（例えば１２パケツト）を連続し
て転送するのがよい。そしてこの間ＣＰＵは伺も介在し
なくてよいから、他の処理を行なっていてよい。

第２の動作モードでは、第１の動作モードでいったんバ
ッファメモリに格納された訂正前データを訂正すべく誤
９訂正回路に供給し訂正する。

第２の動作モードにおいて、誤シ訂正回路１２は前記ア
ドレス出力端子１８にバッファメモリ１３の中の読み出
すべきロケーションのアドレス信号を送出し前記アドレ
ス切替回路１４の第２の入力端子に供給する。この場合
、つ１１第２の動作モードにおいては、第２の入力端子
の信号を選択して、出力端子に送出するようにアドレス
切替回路１４が動作す−るので誤シ訂正回路のアドレス
出力信号がバッファメモリのアドレス入力端子に供給さ
れる。

同時にデータバス切替回路１６はＣＰＵデータバス１０
とローカルデータバス１７とを分離するよう制御される
ので、誤り訂正回路１２はローカルデータバス１７を介
してバッファメモリ１３の出力信号を受入れる。かくし
て、誤シ訂正回路１２が指定するアドレスのバッファメ
モリ１３の内容が誤り訂正回路１２に入る。ローカルデ
ータバス１７０ビツト数を８ビツトとすれば、これら第
２の動作モードにおけるデータ転送は８ビツトごとに行
なわれ、１回＝８ビットの転送が行なわれる毎に誤り訂
正回路１２のアドレス出力端子の信号が変化す為ので、
バッファメモリ１３中の訂正前データが順次、誤り訂正
回路に転送される。３４回の転送によって、２７２ビツ
ト＝１パケツトのデータ転送が完了する。誤シ訂正回路
１２はｌ　ｉ４ケットのデータを、単位ブロックとして
扱い誤シ訂正を行なう。

第２の動作モードにおけるバッファメモリ１３から誤シ
訂正回路１２への訂正前データ転送は誤シ訂正回路１２
によって管理されるのでこの間ＣＰＵは介在しなくてよ
（ＣＰＵは他の処理を行なうことができる。

第２の動作モードによって転送・訂正が行なわれると第
３の動作モード、すなわち訂正されたデータを８ビツト
ずつ３４回にわたって、バッファメモリに書込む動作モ
ードに入る。第２の動作モードによって訂正された１）
ぐケラトのデータは８ビツトずつ順番にＣＰＵデータバ
ス１７に載せられバッファメモリ１３のデータ入出力端
子に供給される。第３の動作モードにおいてもデータバ
ス制御回路１６は、ＣＰＵデータバス１０からローカル
データバス１７を分離するよう動作する。

他方、誤シ訂正回路１２はバッファメモリ１３にアドレ
ス信号を供給すべくアドレス出力信号をアドレス切替回
路１４の第２の入力端子に与える。

第３の動作モードにおいてもアドレス切替回路１４は第
２の入力端子に与えられるアドレス信号を選択し、バッ
ファメモリ１３のアドレス入力端子に供給すべく動作す
る。誤シ訂正回路１２は、８ビツトの訂正後のデータを
ローカルデータバス１７に送出するごとに、アドレス出
力信号を更新するように動作するので、誤シ訂正済みデ
ータが順次バッファメモリ１３に格納される。

この際、訂正後データを訂正前データが格納されていた
同じアドレスに格納すると訂正前データが消滅してしま
う。訂正前のデータを保持しておくためには、訂正後の
データを異なるエリアに格納する必要がある。第３図お
よび第４図は、バッファメモリにデータを格納する際の
マツピングを例示するものである。

第３図において２０〜３ノおよび４０〜５１はそれぞれ
ｌ　ｔ４ケット分のデータを格納するためのメモリエリ
アである。１ノ母ケツトは３４バイトのデータからなる
から、バイト単位でアドレス付けをするとすれば１パケ
ット分のメモリエリアは３４番地分あればよい。そこで
１７ぐケラト目の訂正前データをＯ番地〜３３番地即ち
、２０に割シ当て、２ノぐケラト目の訂正前データを３
４番地〜６７番地即ち、２１に割り当て、３ノぐケラト
目の訂正前データを６８番地〜１０１番地即ち、２２に
割り当て、以下同様にして、１２ノぐケラト目の訂正前
データを３７４７４番地〜４０７即ち３１に割シ当てる
。

他方、訂正後データの格納エリアとして４０〜５１を用
意する。番地で言えば４０８０８番地８１５１５番地１
２７ぐケラト分のエリアである。

ＣＰＵを使う装置あるいはメモリを使う装置においては
、データ長だけでなくアドレスのサイズも２”　（ｎは
整数）にとるのがソフトウェアおよび・〜−ドウェアの
面で便利な場合が多い。第４図においては１パケット分
のメモリエリアとして２６＝６４バイトだけ確保してい
る。また、訂正前、訂正後いずれの領域に対しても２’
　＝　１６・やケラト分のエリアを確保している。この
ようにバッファメモリのマツピングを行なうと、不必要
なメモリエリアが生ずるが、このエリアは他の用途に使
用することができる。第４図の方法によれば２０４８バ
イト（慣例的に２にバイトと呼んでいる）のメモリエリ
アがあればよく、いわゆる１６にビットのＲＡＭがちょ
うど使用可能となシ便利である。

次に第４の動作モードについて説明する。第４の動作モ
ードにおいては、ＣＰＵが誤シ訂正されたデータを処理
し、表示を行なうようにするために、バッファメモリ１
３に格納された誤り訂正済データを取り込む。第２図に
おいて、第４の動作モードにおいてはアドレス切替回路
１４が第１の入力端子に与えられた信号を選択してバッ
ファメモリ１３のアドレス入力端子に与えるように動作
するので、ＣＰＵが指定するアドレスがＣＰＵアドレ１
スパス１１およびアドレス切替回路１４を介してバッフ
ァメモリ１３に供給される。同時に第４の動作モードに
おいては、データバス制御回路１６がＣＰＵ　ｆ　−タ
パス１０をローカル７’−タパス１７に連結するように
動作する。かくして第４の動作モードにおいては、ＣＰ
Ｕがアドレス指定するバッファメモリＩ３の内容がロー
カルデータバス１７、制御回路１６およびＣＰＵデータ
バス１０を介してＣＰＵ　、あるいは主記憶装置に読み
込まれる。ＣＰＵは所望の時期にバッファメモリ１３に
格納された訂正済データを取出し、これに基ゴいて文字
放送に必要な表示を行なうべくデータ処理を行なうこと
ができる。

次に第２図の動作をよシ明確にするために、誤シ訂正回
路１２のよシ詳しい回路構成図を第５図に示す。第５図
におシる１７および１８は第２図の同一番号のものと同
等でアシ、また、６８（ａ）は第２図における受信デー
タ入力端子１５と同等である。

第５図において、６０はタイミング制御部であり、第１
のタイミング出力信号として切替信号６１を発し、第２
のタイミング出力信号を誤シ訂正部６２に供給し、第３
のタイミング出力信号をデータ転送部６３に供給し、第
４のタイミング出力信号をアドレス生成部６４に供給す
るとともに、ステータス信号６７を発する。ステータス
信号６７はＣＰＵがバッファメモリ１３をアクセスして
よいか否かを示す信号であシ、前記第１〜第３のモード
では例えばｕ　Ｈｎが出力され、それ以外の時には“Ｌ
”になっている。ＣＰＵはステータス信号６７を検出し
、Ｌ″であるのを確認してからバッファメモリをアクセ
スする。

６　Ｂ　（ａ）はシリアル受信データ、６　ｓ　（ｂ）
はフレーミング検知信号、６８（ｃ）はシリアル受信デ
ータ６　Ｂ　（ａ）のデータ列と同期したクロノクツ（
ルスであって、いずれもデータ転送部６３に供給される
。

データ転送部は訂正前信号６５を誤り訂正部６２に供給
し、また誤シ訂正部６２よシ訂正後信号６６を受取シ、
またアドレス生成部６４にアドレス歩進ノヤルス６９を
供給し、またローカルデータバス１７とも接続されてい
る。アドレス生成部６４はバッファメモリをアドレシン
グするためのアドレス信号を生成する機能をはたす。

次に第５図の動作を説明する。第５図において誤り訂正
部６２はデータ転送部６３から、訂正前信号６５を受け
取りｌ／４′ケット単位で訂正し、訂正後信号６６をデ
ータ転送部６３に与える。

データ転送部６３は■受信データ入力端子６８０）に与
えられたシリアル受信データを直−並列変換してローカ
ルデータバス１７に送出する（第１の動作モード時）、
■バッファメモリ１３からローカルデータ・ぐス１２に
送出された訂正前のデータを受け取シ、並−直列変換を
行なって訂正前信号６５を生成し、誤り訂正部６２に伝
達する（第２の動作モード時）、および■誤シ訂正部６
２から送出される訂正後信号６６を直−並列変換してロ
ーカルデータバス１７に送出する（第３の動作モード時
）、などの動作を行なう。

各動作モードにおける各信号の流れを次の通シである。

第１の動作モードにおいてはデータがシリアル受信デー
タ入力端子６８（ａ）→データ転送部６３→ａ−カルデ
ータノ９ス１７のごとく転送されるがこの間、データ転
送部６３は、１バイトのデータ転送ごとにアドレス歩進
・ぞルス６９を発生し、アドレス生成部６４に与えるの
で、これによって、アドレス信号１８が更新され、バッ
ファメモリに順次書込むことができる。

第２の動作モードにおいては、データがローカルデータ
バス１２→データ転送部６３→訂正前信号６５→誤り訂
正部６２のごとく転送され、１バイトの転送ごとにアド
レス生成部６４がアドレス更新するようにタイミング制
御部６０がタイミング信号を供給するので、バッファメ
モ１７７　ｓから１バイト単位で順次読出される。

第３の動作モードにおいてはデータが誤り訂正部６２→
訂正後信号６６→データ転送部６３→ローカルデータバ
ス１７のごとく転送され、１バイトの転送ごとに、タイ
ミング制御部６ｏがらのタイミング図ぐルスによってア
ドレス生成部６４がアドレス更新を行なうものでバッフ
ァメモリ１３に訂正後データを順次書込むことができる
。

第５図において、シリアル受信データをデータ転送部６
３で受取ル、バッファメモリ１３に格納する動作をよシ
具体的に示すために細部を第６図、第７図および第８図
に示す。

第６図は・やケラト受信データのフォーマットを示すタ
イミング図であって、特願昭５８−６５７９の第１６図
と同じものである。すなわち、第６図において７０は水
平同期信号、７１はカラーバースト、７２はクロック同
期をとるためのクロックφ ライン、７３はフレーム同期をとるためのフレーミング
信号、７４は３４バイト／’Ｐケット信号すなわちシリ
アル受信データ６Ｂ（、）を表わす。フレーミング信号
２３によりてフレーム同期がとられた時に発生されるの
がフレーミング検知信号６　Ｂ　（ｂ）であり、クロノ
クライン７２によってクロック同期がとられたクロック
ツぐルス６　Ｂ　（ｅ）である〇第７図はフレーミング
検知信号６８（ｂ）、クロックツぐルス６８　（ｃ）に
よってシリアル受信データｅａ（ａ）をローカルデータ
バス１２を介してバッファメモＩＪ　１３　Ｋ格納する
ためのデータ転送部６３における部分回路図を示す。ま
た第８図はデータ転送部６３の部分回路である第７図の
動作を示すためのタイミング図である。

第７図において８ｏはダート回路であシ、フレーム検知
信号６　Ｂ　（ｂ）が“Ｌ＃の時にクロック・ｆシス６
ｇ（ｃ）をシフトレジスタ８１のクロックパルス入力端
子に供給するように動作する。シフトレジスタ８１はシ
リアル受信データｅｇ（＝）をクロックパルス入力端子
の・母ルスによって順次数シ込みシフトするとともに、
８ビツトのシフトした信号をレジスタ８２の入力端子に
供給する。レジスタ８２はシフトレジスタ８ノから供給
された８ビット信号をラッチパルス８５によって取込み
、取込んだ８ビット信号をパスラインインターフェイス
回路８３に供給する。パスラインインターフェイス回路
８３は、レジスタ８２から供給さ九た８ビット信号を指
定されるタイミングでローカルデータバス１７に送出す
る。データ受信制御回路８４はダート回路８ｏの出力パ
ルスをカウントするこトニヨってシリアと受信データが
８ピット＝１パイト分シフトレジスタ８１にシフトされ
るごとにレジスタ８２に転送すべくラッチノ４ルス８５
を発するとともに、１バイトの転送ごとにバッファメモ
リ１３への書込みノクルス８６を発し、かつ、１バイト
の転送ごとにアドレス更新をさせるためにアドレス歩進
パルス６９を発する。

かくして第７図は、シリアルに送られてくるノ母ケット
受信データを、８ビット単位に変換してパスインタフェ
イス回路８３を介してローカルデータバス１７に順次送
出する。この間アドレス歩進パルス６９およびバッファ
メモリ書込ミハルス８６を発するのでローカルデータバ
ス１７に送出された８ビット単位のデータが順次バッフ
ァメモリ１３の相異なるアドレスに書込まれる。

第８図において、９３はローカルデータバス１７に送出
されるデータの内容を示したものでラッチ／４’ルス８
５によって、データ更新されることが示されている。

以上説明したように第２図における誤シ訂正回路１２と
して第５図に示す回路を用いれば、ＣＰＵが介在するこ
となしに、訂正前データと訂正後データとを格納保持す
ることができる。この間ＣＰＵは他の処理を行なってい
てよい。

以上の説明ではＣＰＵデータバス１０およびローカルデ
ータバス１７として８ビツト＝１バイト構成にした場合
について述べたが他のビット構成、例えば４ビツト構成
や１６ビツト構成にしてもよい。

また、第１の実施例では、受信データをいったんバッフ
ァメモリ１３に格納して、訂正前データを保持しておく
ようにしたが、訂正前データが不要である場合には、訂
正後データを訂正前データと同じアドレスに格納するこ
とができ、あるいは第１の動作モードを不要にし、かつ
受信データ入力端子１５に与えられるシリアル受信デー
タをデータ転送部６３を介して直接に誤り訂正部６２に
伝達し、訂正してしまうことも可能である。

次に、受信データをバッファメモリ１３に転送する際に
アドレス生成する方法として、よシ有効な他の実施例に
ついて以下に説明する。

この実施例について説明するために、第４図に示したバ
ッファメモリのマツピングを書き直して第９図に示す。

例えば、訂正前の第１　ｚ？ケット目データは０番地か
ら３３番地までに格納される。

先頭番地はＯ番地であシ、２進表現で０番地を表現すれ
ば’０００．００００．０Ｏ００’　（１６進表現では
”ｏｏｏ’　）である。訂正前の第２ノ９ケツト目デー
タは６４番地から９７番地までに格納される。

先頭番地は６４番地であり、２進表現で６４番地を表現
すれば“０００．０１００．００００’（１６進表現で
は０４０”　）である。以下同様にして、訂正前および
訂正後の・ｆケラトデータの格納される先頭アドレスが
１０進表現、２進表現および１６進表現に分けて第９図
に列記されている。全部で２０４８バイトのアドレスを
与えるのにアドレス信号として１１ビツト必要であシ、
最上位ビットか　゛ら順番に、Ａｔｏ　１　ａ、　、Ａ
Ｉ・・・Ａｏと対応させている。

第９図で注目すべきことは、ノ母ケット番号がＡｇ　＋
Ａ＠　＋　Ａ７　、Ａ６の４ビツトだけで表現できるこ
とでアル。Ａ５〜Ａｏはそのｉ４ケット内テのバイト番
号に対応ずけられ、Ａｌｅは訂正前データか訂正後デー
タかの識別ビットとなる。

従って、受信データをバッファメモリに格納する際のア
ドレシングは、ノ母ケット番号をＡ９〜Ａ６に対応させ
ればよい。

さらにこの実施例の動作を説明するために、送信されて
くる文字放送データのタイミング図を第１θ図に示す。

第１０図において１００（ａ）は垂直同期信号、１００
（ｂ）は垂直帰線消去信号、１０　（７（ｃ）は垂直同
期信号１００（ａ）と垂直帰線消去信号１ｏｏ（ｂ）ｌ
）るいは垂直帰線消去信・号１００（ｂ）だけから生成
される垂直信号であシ、これらはいずれもｌ垂直走査期
間を周期とする繰シ返し・ぐルス信号である。

垂直帰線消去期間は２１水平走査期間（以下２１Ｈとい
うようにＨで水平走査期間を表わす）であり、このうち
、文字放送用のデータが載せられるのは、ＩＯＨＯＨ後
のつごう１２）Ｉ分である。

即ち、垂直信号Ｊ（７（Ｊ（ｃ）がＬ’から“Ｈ”に反
転してから１２Ｈ分だけが文字放送のデータとして意味
をもつ。■Ｈの期間に載せられるデータが１パケットで
あるから、ｌＯＨ目に１ノ母ケツト目のデータが載って
おり、１１Ｈ目に２７ぐケラト目のデータが載っておシ
、以下同様にして２１Ｈ目に１２ノやケラト目のデータ
が載っている。

本実施例における受信データをバッファメモリ１３に転
送・格納する際のアドレス生成回路の部分回路図を第１
１図に示す。

第１１図において１ｏｏ（ｃ）は第１Ｏ図に示した垂直
信号であり、ｌ垂直走査期間ごとの繰返しパルスである
。１１０は水平同期信号、もしくは水平帰線消去信号が
与えられる水平クロックパルス入力端子であって、４ビ
ツトカウンタ１ツノのクロックパルス入力端子ＣＫに接
続されている。同時に、４ビツトカウンタ１１１のリセ
ット入力端子Ｒには前記垂直信号１００（ｃ）が加えら
れる。１１３〜１１６は４ビツトカウンタ１１１の各ビ
ット出力端子であシそれぞれアドレス出力信号Ａ６〜Ａ
。

を形成している。

次に第１１図の動作を第９図および第１０図を参考にし
て説明する。４ビツトカウンタ１１１は垂直信号１００
（ｃ）がＬ”の期間すなわち、垂直帰線消去期間の９Ｈ
目までリセットされておシ、水平クロックツぐルスをカ
ウントしない。

４ビツトカウンタ１１ノはＩＯＨ目からカウントし始め
るがＩＯＨ目の間はまだカウントアツプしていないので
、８６〜８３はｔ′ｏｏｏｏ’であシ、アドレス信号Ａ
９〜Ａ６が”ｏｏｏｏ”であって、第９図における１パ
ケツト目のアドレスを与えることができる。ＩＩＨ目に
なると４ピントカウンタ１１１はカウントアツプし４ビ
ツトカウンタの出力信号１１６〜１１３は”０−００１
’となシ、アドレス信号Ａ９〜Ａ６が’０００１”であ
って、２ノ４ケツト目のアドレスを与えることができる
。

以下同様にしてＩＨごとに４ビツトカウンタ１１１がカ
ウントアツプしアドレス信号Ａ９〜Ａ６が順次歩進して
アドレスを更新していく。

なお、第１１図では図示していないがＡＩＯは、例えば
垂直帰線消去期間信号、すなわち第１０図における垂直
帰線消去信号１００（ｂ）などから与えられ、パケット
受信データが挿入されている期間にＬ″になるようにす
る。

また、アドレスの下位ビット信号Ａ５〜Ａ、は、第５図
におけるアドレスバス・ぐルス６９もしくはタイミング
制御部６３から供給されるアドレス歩進パルスをカウン
トすることによって生成される。

以上説明したように、この実施例では水平同期信号もし
くは水平帰線消去信号をカウントすることによって容易
にバッファメモリのアドレシングを行なうことができる
。

（発明の効果）以上説明したように本発明によれば誤シ訂正復号回路と
してシリアルに送られてくる受信データを順次バッファ
メモリに格納する機能、バッファメモリに格納された訂
正前データを順次読み出して訂正する機能、および訂正
後のデータを順次バッファメモリに格納する機能を有し
ているから、これら動作の間、ＣＰＵは介在しなくてよ
く、この間ＣＰＵは他の処理を行なうことができ、ＣＰ
Ｕの動作の自由度を増大させることができ、コード方式
による文字放送の受信機などに極めて有効である。

【図面の簡単な説明】

第１図は従来の誤シ訂正復号回路の回路図、第２図は本
発明の一実施例の誤シ訂正復号回路の回路図、第３図及
び第４図はバッファメモリのマツピング図、第５図は誤
シ訂正回路の回路図、第６図はノぐケラト受信データの
フォーマットを示すタイミング図、第７図はデータ転送
部の部分回路図、第８図はデータ転送部の部分回路の動
作を示すタイミング図、第９図はバッファメモリのマツ
ピング図、第１Ｏ図は文字放送データのタイミング図、
第１１図はアト０レス生成回路の部分回路図である。１・・・ＣＰＵ　ハスライン、２・・・出力ポート、３
・・・人力ボート、４・・・誤シ訂正回路、１０・・・
ＣＰＵデータバス、１１・・・ＣＰＵアドレスバス、１
２・・・誤シ訂正回路、１３・・・・ぐラフアメモリ、
１４・・・アドレス切替回路、１５・・・受信データ入
力端子、１６・・・データバス制御回路、１７・・・ロ
ーカルデータバス、１８・・・誤り訂正回路のアドレス
出力端子、２０〜３１．４０〜５１川ノやケラトメモリ
エリア、３２〜３５．５２〜５５・・・パケットメモリ
エリア、６０・・・タイミング制御部、６ノ・・・切替
信号、６２・・・誤シ訂正部、６３・・・データ転送部
、６４・・・アドレス生成部、６５・・・訂正前信号、
６６・・・訂正後信号、６７・・・ＣＰＵがバッファメ
モリをアクセスしてよいか否かを示す信号、６　Ｂ　（
ａ）・・・シリアル受信データ、６８（ｂ）・・・フレ
ーミング検知信号、６Ｂ（ｃ）・・・クロ、ｙ　クツｅ
ルス、６９・・・アトレｘ　歩進ｚ４　ルｘ、２０・・
・水平同期信号、７１・・・カラーバースト、イア２・・・クロックランセン、７３・・・フレーミング
信号、７４・・・３４パイトノぐケラト信号、８０・・
・ダート回路、８ノ・・・シフトレジスタ、８２・・・
レジスタ、８３・・・バスインタフェイス回路、８４・
・・データ受信制御回路、８５・・・ラッチｉ４ルス、
８６・・・書込み・ぐルス、１００（ａ）・・・垂直同
期信号、１００（ｂ）・・・垂直帰線消去信号、１ｏｏ
（ｃ）・・・垂直信号、１１０・・・水平同期信号もし
くは水平帰線消去信号、１１１・・・４ビツトカウンタ
、１１３〜１１６・・・４ビツトカウンタの出力信号。第１図第２図第３図第４図第１頁の続き＠発明者殖栗　重治横浜市神奈用区守屋町３丁目１旙地　日本ビクター株式
会社内昭和　年　月　日特許庁長官　殿１、事件の表示昭和５９年　特　許　願第６０９０４号２、発明の名称誤シ訂正復号回路３、補正をする者事件との関係　特　許　出　願　大言女う６、補正の内容（１）　明細書の「特許請求の範囲」を別紙のとおシ補
正する。（２）同省第５頁第１５行に［最大に・やケラトまで」
とあるのを「最大１２パケツトまで」と補正する。（３）　同書ｇｘ３頁第１ｓ行ＫｒｃｐｕデーｐパスＪ
７Ｊとあるのを「ローカルデータバス１２」と補正する
。（４）同書第１７頁第２０行に「り、第１のタイミング
出力」とあるのを「シ、基準となるクロックツ４ルス８
７を受け、第１のタイミング出力」と補正する。（５）同書第１９頁第１８行に「流れを次の通り」とあ
るのを「流れは次の通シ」と補正する。（６）同書第２１頁第１６行に「クロックツ４ルス６　
Ｂ　（ｃ）　Ｊとあるのを「クロックパルスが６８（ｃ
）Ｊと補正する。（７）同書第２２頁第２０行に「シリアと受信データ」
とあるのを「シリアル受信データ」と補正する。（８）回書第３１頁１８行の「出力信号。」の後に「８
７・・・クロックパルス」を特徴する特許請求の範囲（１）伝送されてきた文字放送の符号データの誤シを訂
正し、データ転送を行なうための誤シ訂正回路と、誤シ訂正されたデータを格納するためのｉ４ツファメモ
リと、前記誤り訂正回路と前記バッファメモリとを結ぶローカ
ルデータバスと、前記誤シ訂正回路から供給されるアドレス信号前記ロー
カルデータバスと他のデータｚＺ　ストｆ連結あるいは
分離するためのデータバス制御回路と、からなる誤シ訂正復号回路・（２）　前記誤υ訂正回路は、バッファメモリに与えるアドレス信号を生成するアドレ
ス生成部と、符号データを訂正するための誤シ訂正部と、受信データ
を前記ローカルデータバスもしくは前記誤シ訂正部に転
送し、あるいは、前記ローカルデータバスのデータを前
記誤シ訂正部に転送しあるいは前記誤シ訂正部からのデ
ータを前記ローカルデータバスに転送するごとく作動す
るデータ転送部と前記アドレス生成部、誤シ訂正部およ
びデータ転送部に所定のタイミング信号を供給するタイ
ミング制御部とを有することｔ−特徴とする特許請求の
範囲第１項記載の誤シ訂正復号回路。（３）前記バッファメモリは異なったアドレスに訂正−
前のデータを格納するエリアと訂正後のデータを格納す
るエリアとを有することを特徴とする特許請求の範囲第
１項、または第２項記載の誤り訂正復号回路。（４ン　前記アドレス生成部は、水平）９ルス信号をカ
ウントすることＫよって受信データを格納するアドレス
を決定するごとくした特許請求の範囲第２項記載の誤り
訂正復号回路。（５）前記データ転送部は、文字コード放送のパケット
信号に含まれているフレーミング信号によってフレーム
同期がとられたことを検知する信号と、同じく文字コー
ド放送のパケット信号に含まれているクロックランイン
信号に同期したクロックパルスとによジノ９ケツト受信
データをローカルデータバスに送出する手段を有してい
ることを特徴とする特許請求の範囲第２項記載の誤シ訂
正復号回路。

Claims

【特許請求の範囲】

（１）伝送されてきた文字放送の符号データの誤シを訂
正し、データ転送を行なうための誤シ訂正回路と、誤シ訂正されたデータを格納するためのバッファメモリ
と、前記誤シ訂正回路と前記バッファメモリとを結ぶローカ
ルデータバスと、前記誤り訂正回路から供給されるアドレス信号と、他のアドレス信号とを切替え選択して前記バッファメモ
リにアドレス信号を与えるためのアドレス切替回路と、前記ローカルデータバスと他のデータバスとを連結ある
いは分離するためのデータバス制御回路と、からなる誤シ訂正復号回路。
（２）前記誤シ訂正回路は、バッファメモリに与えるアドレス信号を生成するアドレ
ス生成部と、符号データを訂正するための誤り訂正部と、受信データ
を前記ローカルデータバスもしくは前記誤シ訂正部に転
送し、あるいは、前記ローカルデータバスのデータを前
記誤り訂正部に転送しあるいは前記誤シ訂正部からのデ
ータを前記ローカルデータバスに転送するごとく作動す
るデータ転送部と前記アドレス生成部、誤シ訂正部およ
びデータ転送部に所定のタイミング信号を供給するタイ
ミング制御部とを有することを特徴とする特許請求の範
囲第１項記載の誤シ訂正復号回路。
（３）前記バッファメモリは異なったアドレスに訂正前
のデータを格納するエリアと訂正後のデータを格納する
エリアとを有することを特徴とする特許請求の範囲第１
項、または第２項記載の誤り訂正復号回路。
（４）　前記アドレス生成部は、水平パルス信号をカウ
ントすることによって受信データを格納するアドレスを
決定するごとくした特許請求の範囲第２項記載の誤シ訂
正復号回路。
（５）　前記データ転送部は、文字コード放送のΔり、
ト信号に含まれている７レ一ミング信号によってフレー
ム同期がとられたことを検知する信号と、同じく文字コ
ード放送の・ぐケラト信号に含ま多れているクロックフィン信号に同期したクロックツぐル
スとによジノぐケラト受信データをローカルデータバス
に送出する手段を有していることを特徴とする特許請求
の範囲第２項記載の誤シ訂正復号回路。