JPS60227523A - 誤り訂正復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＴＶ信号の垂直帰線消去期間にデジタル信号と
してコード化した文字・図形情報を多重伝送するコード
方式文字放送に好適な符号の誤り制御に関するものであ
り特に伝送路で生じたビット誤りを訂正することによっ
て最大限回復させようとする誤り訂正復号回路に関する
ものである。

（技術的背景） ＴＶ伝送路を使用するこの種のサービスにおけるＭＤ訂
正方式として１ノｆケツトを２７２ビツトで構成し、デ
ータビット２７２ビツト、情報ビット１９０ビツトおよ
びパリティビット８２ビツトのデータ信号を形成して伝
送し復号する方式が特願昭５８−６５７９、特願昭５８
−５４００２および特願昭５８−９００１７に示されて
いる。

ここに開示されている誤り訂正復号回路の構成を第１図
に示す。第１図において１はｃｐｕ　（図示しない。）
につ々がるＣＰＵバス　ラインであって、出力ポート２
の入力端子および入力ポート３の出力端子に接続されて
いる。

出力ポート２は訂正前データ５を誤り訂正回路４に供給
する。誤り訂正回路４は並−直列変換回路、直−並列変
換回路、シンドロームレジスタ、データンノスタ、多数
決回路等を含んでおり、（２７２，１９０）符号を訂正
する動作を行なう。誤り訂正回路４は訂正後データ６お
よびレディー信号１０を前記入力ポート３に供給する。

ＣＰＵから出力ポート２を介してスタート信号？、ロー
ド信号８．およびコレクト信号９が前記誤り訂正回路４
に供給されている。

次に第１図の動作を説明する。誤シ訂正を開始するにあ
たってＣＰＵはまずスタート信号７を誤り訂正回路４に
供給し、シンドロームレジスタをリセットする。次に所
定ビット（例えば８ビツト。

もしくは１６ビツト）単位ごとにＣＰＵがＣＰＵノクス
ライン１および出力ポートを介して訂正前データを誤り
訂正回路４に供給しそのつどロード信号８を与える。誤
り訂正回路４は８ビツト（あるいは１６ビ、ト）のデー
タを並−直列変換してデータレノスタおよびシンドロー
ムレジスタに導入する３従って２７２ビツトのノｅケッ
ト・データを導入するのに８ビット単位であれば、３４
回、（１６ビツト単位であれば１７回）繰り返す。２７
２ビツトのデータをシンドロームレジスタに導入するこ
とにより、シンドロームが形成される。シンドロームが
形成されるとＣＰＵは、ＣＰＵノクスライン１および出
力デート２を介してコレクト信号を誤り訂正回路に与え
、誤り訂正回路４は８ビツト（もしくは１６ビツト）単
位づつ誤り訂正して直−並列変換しだ上訂正後データ６
として入力ポート３゜およびＣＰＵパスライン１を介し
てＣＰＵに戻す。８ピット単位であれば３４回（１６ビ
ツト単位であれば１７回）繰り返すと２７２ビツトすべ
てが訂正されてＣＰＵに取り込まれる。

レディー信号１０はＣＰＵが８ビツト（もしくは１６ビ
ツト）の訂正前データを誤り訂正回路にロードしてよい
か否か、あるいは８ビツト（もしくは１６ビツト）の訂
正後データをＣＰＵが読み込んでよいか否かをＣＰＵに
知らせるだめの信号である。

このように第１図の方式では（２７２，１９０）符号の
訂正をメモリーマツプツトＩ１０形式で行なえ回路構成
が簡単になる長所がある反面、Ｃ１）Ｕが符号訂正復号
回路へのデータの書き込み、読み出しから、受信する信
号の処理まで対応しなければならずＣＰＵの負担が大き
くなる欠点もある。

日本の文字放送においては一垂直帰線消去時間の間に最
大１２・やケラトまでのデータを伝送することが可能で
あるから、例えば８ビ、トコ１バイト単位で処理を行な
う場合、誤り訂正のために３４バイトＸ２Ｘ１２パケ、
　）−８／６　バイト時間を必要としさらにロード命令
およびコレクト命令を与える操作やレディー信号をチェ
ックする操作が必要であるためＣＰＵの動作の負担が大
きく文字コード放送の受信に必要なデコードや表示を行
なうための処理に支障をきたすことになってし捷う。

（発明の目的） 本発明は従来技術の長所を生かし問題点を解決するため
、伝送されたデータを直−並列変換し、・ぐラフアメモ
リ　への転送、バッファメモリよりの訂正前データの読
み出し、符号訂正から訂正後データのバッファメモリへ
の書き込みまで行なう動作モード（実施例１）と伝送さ
れたデータの受信バッファ　メモリへの書き込みまでを
ＣＦＩＵが行ない、バッファ　メモリより訂正前データ
の読み出し、符号訂正、バッファ　メモリへの書き込み
ま　゛でを行なう動作モード（実施例２）を従来の動作
モード（実施例３）に追加し、使用する目的に応じて最
適の動作モードを選べるようにしたものである。

（実施例） 第２図に本発明における三つの動作を切シ換えるための
モード指定回路を示す。

第２図にて、２３はローカルデータバス、８ノはＣＰＵ
よシのモードレノスタ書き込み信号、８０はモードレジ
スタ、８２はモード２（第２の動作実施例）指定信号、
８３はモード３（第３の動作実施例）指定信号、２７は
タイミング制御回路である。

ｔス、ｃｐｕはローカルデータバス２３に使用したい動
作モードのデータ（例えばＯビット目がモード２指定信
号８２．１ビツト目がモード３指定信号８３に各々対応
している）を出力しモードレジスタ書き込み信号８１に
てモードレジスタ８゜に書き込まれる。例としてモード
２の動作（第２の動作実施例）を選択する場合ＣＰＵデ
ータバスに”１，０，０，０，０，０，０，０”を出力
しモードレジスタ書き込み信号８ノを発し、タイミング
制御回路２７にモード２指定信号８２を出力する。

動作モード１（第１の動作実施例）を指定する場合はモ
ードレジスタ８ｏに“’ｏ、ｏ、ｏ、ｏ、ｏ、ｏ、ｏ、
ｏ”を書き込む。モード２指定信号８２とモード３指定
信号８３がともにパｏ″′の時、モード１指定とみなさ
れる。

動作モード３（第３の動作実施例）を指定する時は”ｏ
、ｉ、ｏ、ｏ、ｏ、ｏ、ｏ、ｏ”をモードレジスタ８０
に書き込む。

以下に、各々の動作モードが選択された場合の動作を動
作モード１（第１の動作実施例）よシ順に説明していく
。

本発明の第１の動作実施例の回路図を第３図に示す。第
３図において２０はＣＰＵ　（図示せず）のデータバス
また２１はＣＰＵのアドレスバスである。

ＣＰＵのデータバス２０はデータバス制御回路２２の第
１の入出力端子に接続され前記データバス制御回路２２
の第２の入出力端子はローカルデータバス２３に接続さ
れている。

前記ＣＰＵのアドレスバス２１はアドレス切替回路２４
の第１の入力端子に接続され、前記アドレス切替回路２
４の第２の入力端子にはアドレス生成回路２５から自動
アドレス信号２６が供給されている。アドレス切替回路
２４はタイミング制御回路２７から供給されるバス制御
信号２８により第１の入力端子に与えられるＣＰＵのア
ドレス信号か第２の入力端子に与えられる自動アドレス
信号２６か、いずれか一方を選択し、バッファメモリ２
９のアドレス入力端子にメモリアドレス信号を供給する
。

ローカルデータバス２３はまたバッファメモリ２９のデ
ータ入出力端子およびデータ転送回路３０のデータ入出
力端子にも接続されており、このためにＣＰＵとバッフ
ァメモリおよびデータ転送回路は相互にデータをやり取
りすることができる。

データ転送回路３０には文字コード放送の受信部（図示
せず。）によって受信され抽出されたパケット受信デー
タであるシリアル受信データ３ノ、文字コード放送のフ
レーミンブ信号により、フレーム同期がとられたことを
示すフレーミング検出信号３２、および文字コードのク
ロックランインによりクロック同期がとられた同期クロ
ック３３が供給されている。

データレジスタ３４は２７２ビツトのパケット受信デー
タもしくは、・クケット受信データ２７２ビットのうち
の１９０ビツトの情報ビットを格納しシフトするだめの
レジスタでありデータ転送回路３０によって並−直列変
換された訂正前データ３５を受け取りシフトする。シン
ドロームレジスタ３６は特願昭５８−６５７９の第１０
図と同等のものであって、８２ビツトからなり、２を法
とする加算器３７を介する帰還ループを有している。

３８は、ロードゲート回路であシタイミング制御回路２
７から供給されるロードゲート信号３９により訂正前デ
ータ３５を加算器３７を介してシンドロームレジスタ３
６に供給するか否かを制御する０ ４０はシンドロームレジスタ信号、４ノは多数決回路で
あり、４２はシンドロームレジスタおよびデータレジス
タ３４にデータをロードするためのロード用クロ、り信
号、４３は訂正用クロック信号、４４はシンドロームレ
ジスタ３６をクリアするためのクリア”信号、４５は多
数決回路４ノの結果信号を誤シ訂正信号４７として加算
器３７゜４８に供給するか否かをコレクトゲ−ト回路４
６によって制御するためのコレクトゲート回路、４９は
訂正後データ、５ｏは直−並／並−直変換を行なわせる
ためのクロック信号、５１は受信データをバッファメモ
リ２９に書き込むだめの書き込み・ぐルス信号、５２は
バッファメモリ２９に書き込みを行なうための書き込み
・ぐルス信号である。

また５３は垂直帰線消去信号、もしくは垂直帰線消去信
号に類似する信号、５４は水平同期信号もしくは水平帰
線消去信号、５５は動作状態を示すステータス信号であ
る。

５６．５７はアドレス更新信号、５８はＣＰＵのデータ
リクエスト信号である。

前記ローカルデータバス２３はインデックスレジスタ６
００Å力端子に接続されておシインデックスレゾスタに
はＣＰＵからの書き込み・ぐルス信号６３、およびタイ
ミング制御回路２７からのインデックスシフト用クロッ
ク６２が供給されており訂正インデックス信号６１を生
成する。またローカルデータバス２３は、フレーミング
検出レジスタ７θの出力端子にも接続されている。７２
はフレーミング検出信号３２をフレーミング検出レジス
タ７０にシフトインさせる検出シフトクロックである。

７３は訂正インデックス信号、７４はインデックスレジ
スタ６０よりの訂正インデックス信号６ノとフレーミン
グ検出レノスタフ０よりの訂正インデックス信号７３の
ＡＮＤを取り、訂正インデックス信号７５を作成するケ
ゞ−トであり、タイミング制御回路２７に訂正インデッ
クス信号７５を与える。

８０はモードレジスタであり、８ノはモードレジスタ書
き込み信号、８２はモード２（第２の動作実施例）指定
信号であり、８３はモード３（第３の動作実施例）指定
信号であり、８２と８３の出力が供に°°０”の時、モ
ード１（第１の動作実施例）の動作モードとなる。

次に第３図の動作を説明する。

第３図の動作は大別して、■シリアル受信データを直−
並列変換してバッファメモリに書込む、■・ぐラフアメ
モリから訂正前データを読み出し、データレジスタとシ
ンドロームレジスタにロードする、■データレジスタと
シンドロームレジスタを巡回させ誤シ訂正を行なう、■
訂正されたデータをバッファメモリに書き込む、という
４つの動作モードからなる。そして、最後にＣＰＵがバ
ッファメモリに格納されたデータを読み出す。

これら動作の概念のフローチャートを第４図に示す。ま
ず第１の動作モード（■の動作モ、−ド）では１垂直帰
線時間の全パケットの受信データを順次・ぐラフアメモ
リに格納する。第２．第３および第４の動作モード（■
、■および■ｑ動作モード）では１７ぐケラト単位で処
理を行なうが、その前にそのパケットが訂正されるべき
であるか否かが判断される。インデックスレジスタ６０
およびフレーミング検出レジスタ７０は後に詳述するよ
うにそ、のノ々ケットが訂正されるべきであるか否かを
示すインデックス（示標）を与える。

訂正されるべきパケットであれば第２．第３および第４
の動作モード（■、■および■の動作モード）を実行し
、訂正されるべきでないパケットであれば第２．第３お
よび第４の動作モードを実行することなく、次のパケッ
トをサーチする。

かくして訂正すべきパケットのデータが全て訂正され、
・ぐラフアメモリに格納されると動作終了となシスデー
タス信号５５を発してＣＰＵがバッファメモリのデータ
を読み出してよいことをＣＰＵに知らせる。

以下に第１の動作モードから順番に説明していく。

第５図は第１の動作モードを説明するためのもので文字
コード放送の・々ケノト受信データのタイミングを示す
。第５図にて、１００は水平同期信号、１０ノはカラー
バースト、１０２はクロック同期をとるだめの１６げッ
トのクロックランイン、１０３はフレーム同期をとるた
めのフレーミング信号、１０４は２７２ビツトのデータ
ビットであってシリアル受信データ３１を形成する。

データ転送回路３０はフレーミング信号１０３によって
、フレーム同期がとられたことを示すフレーミング検出
信号３２を受け取シシリアル受信データの開始時期を知
る仁とができる。またクロックランイン１０２によって
同期がとられた同期クロック３３を受け取るので、２７
２ピツトのデータビットの時間の間、シリアル受信デー
タ３ノを同期クロック３３によって順次取り込んで直−
並列変換する。ローカルデータバス２３の容量を８ビツ
トとすればシリアル受信データが８ピ、１・到来するご
とにローカルデータバスに送出する。

また、データをローカルデータバス２３に送出すると同
時に書き込みノ９ルス信号５ノがタイミング制御回路２
７を介して書き込み・やルス信号５２としてバッファメ
モリに供給される。書き込みが終わるとデータ転送回路
３０からアドレス更新信号５７がアドレス生成回路２５
に与えられ自動アドレス信号が、２．２＋１．２＋２・
・・のどとく順次歩進していく。特定パケットに対する
自動アドレス信号の先頭アドレスは自動的に定まシ、例
えば第８図に示すごとくである。

第１の動作モードにおいてはデータバス制御回路２２は
ＣＰＵデータバス２０とローカルデータバス２３を分離
するように動作し、アドレス切替回路２４は２つの入力
信号のうちアドレス生成回路２５から供給される自動ア
ドレス信号２６を選択してバッファメモリ２９のアドレ
ス入力端子に伝えるように動作する。

かくして１パケツト＝２７２ビツトのシリアル受信デー
タ３ノが直−並列変換されてバッファメモリ２９のα番
地から順次書き込まれる。１ノやケラト分の受信データ
をバッファメモリ２９に格納するだめの動作フローを第
６図に示す。８ビット−１バイトずつ処現し書き込むも
のとすれば、１ノｅケット分では２７２÷８−３４回繰
シ返し、格納される番地は２番地〜α＋３３番地となる
。

日本の文字コード放送においては１垂直帰線消去時間の
間に最大１２パケツトまでのデータを伝送することがで
き、このことを第７図に示す。第７図において１１０は
垂直同期信号、１１ノは垂直帰線消去信号、１１２は１
１ノから作り出される信号でアシ、垂直帰線消去時間２
１Ｈ（１）１は１水平走査時間を表わす。）のうち後半
の１２Ｈだけを抽出した信号である。日本の文字コード
放送においては、ｌ１２が°゛Ｌ″の時間、すなわち垂
直帰線消去時間のうちの後半１２Ｈの間にデータを伝送
することが可能である。

第２図における５３は例えば１１２の信号である。アド
レス生成回路２５は１１２が°Ｉ　Ｌ　１１の間水平同
期信号５４をカウントし自動アドレス信号の部分信号を
与える。このため１パケット分のデータ転送が終了する
と次の水平同期信号５４が、到来するのでこれをカウン
トすることによって次の・ぐケノトのデータを格納すべ
きアドレスに切替わる。以下同様にして、第６図に示し
た動作フローを１２回繰シ返して１２／ぐケラト分の訂
正前データをバッファメモリ２９に格納する。

また、１１２が°゛Ｌ”期間にてフレーミング検知信号
３２が出力されない場合（データがないか又はフレーム
の一致が取れない場合）を検知するためフレーミング検
出信号３２を検出シフトクロック７２にてフレーミング
検出レノスタ？θ中に取り込む。

第１０図にフレーミング検出信号３２と検出シフトクロ
ック７２の関係を示す。第１０図において１０’０−１
０４は第５図のものと同等のものである。３２　（ａ）
はフレーミング信号による同期がとられた場合のフレー
ミング検出信号であシ、フレーミング信号１０３の終了
時点で°゛Ｌ”からＴＩＨｊ＋に変わり、検出シフトク
ロック７２により“１″が読み込まれる。、？　２（ｂ
）はフレーミング信号による同期がとれない場合のフレ
ーミング検出信号であり“′Ｌ”のまま変化せずフレー
ミング検出レジスタ７θに検出シフトクロック７２によ
り　ＩＩ　ＯＩＩが読み込まれる。

フレーミング検出レジスタ７０は１２ビツトのシフトレ
ジスタであり、各ビットが７４ケツトデータの７９ケッ
ト番号に対応している。又、Δヶ、ト番号と訂正前デー
タを格納するバッファメモリ領域も各々対応しておシ、
フレーミング検出レジスタ７０の各ビット、ノやケラト
番号とバッファメモリ領域の対応−例を第８図に示す。

１ノぐケラト分のデータエリアとしては３４番地あれば
充分であるがアドレス生成回路の構成を容易にするため
に第８図では６４番地を確保している。従って、１ノぐ
ケラトのデータエリア６４番地のうち後半３０智地は未
使用である。１２・ぐケラトぶんの書き込みが終ると第
７図における１１１゜および１１２がＩＩ　Ｌ　ＩＩか
ら”Ｈ”になり、第１の動作モードが終了する。

第７図において垂直帰線消去信号１１ノあるいは信号１
１２がＩＩ　Ｌ　ＩＩからｔｔ　Ｈ”に反転すると第２
の動作モードに入る。第１の動作モードに入る前にイン
デックスレジスタ６０に対してＣＰＵから訂正すべきパ
ケットを指定する信号がセントされる。このためＣＰＵ
からＣＰＵデータ・ぐス２０、データバス制御回路２２
、（パス制御信号２８は第１の動作モード以前はＣＰＵ
データバス２０とローカルデータ・ぐス２３を連結する
ように動作している。）およびローカルデータバス２３
を介してセットすべきデータが８ビット並列に与えられ
、ＣＰＵからの書き込みパルス６３によってインデック
スレジスタ６０に書き込まれる。インデックスレジスタ
が１２ビツトの場合は２回に分けてセットする必要がお
る。

かくしてインデックスレジスタ６０のシリアル出力６ノ
とフレーミング検出レジスタ７０のシリアル出カフ３の
ＡＮＤを取った出カフ５によシ今まさに訂正しようとす
るノやケラトが訂正されるべきノクケットであるか否か
を知ることができる。タイミング制御回路２７は訂正イ
ンデックス信号７５が°°Ｏ″であるときには訂正動作
（第２の動作モード＋第３の動作モード＋第４の動作モ
ード）に入らずインデックスシフトクロック６２、検出
シフトクロック７ノによってインデックスレジスタ６０
とフレーミング検出レジスタ７０の内容をシフトさせ、
またアドレス生成回路にアドレス更新信号５６を送シ、
次のノ４ケットの先頭番地にアドレスの更新を行なう。

訂正インデックス信号が”　１　”である時には、第２
．第３および第４の動作モードに入る。

第２の動作モードにおいても第３図におけるデータ・ぐ
ス制御回路２２は２０と２３を分離するように動作し、
アドレス切替回路２４はアドレス生成回路２５から与え
られる自動アドレス信号２６を選択してバッファメモリ
２９のアドレス入力端子に供給するように動作する。

第２の動作モードではバッファメモリ２９の中に第８図
のように格納されているパケット訂正前データをその先
頭番地から順番に８ビツトづつ読み出し、データ転送回
路３０で並−直列変換を行なって訂正前データ３５をデ
ータレジスタ３４のデータ入力端子とロードゲート回路
３８を介して加算器３７の第１の入力端子に供給する。

バッファメモリ２９から８ビツトづつ３４回で１バケツ
）＝２７２ビツトを並−直列変換してデータレジスタ３
４およびシンドロームレジスタ３６にロードする。タイ
ミング制御回路２７は１回の読み出しごとにアドレス更
新信号５６を出力し、アドレス生成回路２５の値を＋１
する。

このようにして形成されたシンドロームによって誤シ検
出を行なうことができる。

第２の動作モードの終了、すなわちデータレジスタ３４
およびシンドロームレジスタ３６へのデータロードが完
了すると自動的に第３の動作モードに入る。

第３の動作モードにおいてはタイミング制御回路２７か
ら訂正用クロック信号４３が発生されてデータレジスタ
３４とデータレジスタ３６をシフトする。またロードゲ
ート回路３８はオフになり、他方コレクトゲート回路４
５はオンになる。誤シ訂正は排他的論理和回路４８（２
を法とする加算器）によシ行なう。誤シ訂正信号４７は
シンドロームレジスタ８２個の状態を１７個の線形結合
とし、その１７個の中で多数決回路４１によって出力さ
れるものである。

ただし、この誤シ訂正信号はコレクトケ゛−ト信号４６
に応答して、誤シ訂正動作のときにのみ通過するように
構成されている。さらに誤シ訂正信号４７はそのビット
に誤りがある時には、そのビットの影響を除去するよう
にシンドロームレジスタ３６を修正する。訂正された訂
正後のデータ４９は、再びデータレジスタ３４のデータ
入力端子に帰還される。

なお、訂正に先立ってシンドロームレジスタ３６を１ピ
ントだけ歩進させる。これは誤り訂正の符号として（２
７３，１９１）多数決符号を選び１ビツト減少して（２
７２，１９０）符号にしたことによる。

このようにして２７２ビットのシフト（シンドロームレ
ジスタにおいては２７３ビツトの／フト）が行外われる
と、１パケツ）−２７２ピツｉ・分の信号が復元され、
第３の動作モードが終了する。

本実施例の誤り訂正の方式は基本的には特願昭５８−６
５７９において説明される通９である。

第３の動作モードが終了すると自動的に第４の動作モー
ドに入る。第４の動作モードでは訂正されたデータを直
−並列変換してバッファメモリ２９に格納する。訂正済
データの送出に先立って壕ずエラーステータス信号５９
がローカルデークパス２３に送出され、・ぐラフアメモ
リ２９の中の対応する・３ケツトの訂正後データを格納
するエリアの先頭番地に格納される。以後は２７２ビツ
トの訂正後データを送出するが訂正後データにおいては
、８２ピツトのパリティビットは不要であるから、情報
ビット１９０ビツトだけをバッファメモリ２９に書き込
む。第４の動作モードにおいてはコレクトケ゛−ト信号
４６によシ誤り訂正信号が禁止されているから、データ
レジスタ３４に確保されている訂正済のデータが訂正後
データ４９となって転送回路３０に送られ直−並列変換
され、ローカルデータ・ぐス２３を介してバッファメモ
リ２９に格納される。

かくして訂正後データとして１・やケラトあたり１９０
ピツトのデータを２４バイトに分け、又エラーステータ
ス信号５９が１バイトつごう２５バイトが書き込まれる
。このとき１バイト送出されるごとにタイミング制御回
路２７から書き込みパルス５２と自動アドレス信号２６
がバッファメモリ２９に与えられる。その後アドレス更
新信号パルス５６をアドレス生成回路３ｏに与え、自動
アドレス信号２６を更新する。第４の動作モードにおい
てもアドレス切替回路２４は自動アドレス信号２６を選
択して、バッファメモリ２９の入力端子に供給する。又
データバス制御回路２２は２゜と２３を分離するように
動作している・以上説明したように第２、第３および第
４の動作モードはひとつのパケットのデータに関する一
連の動作である。これら一連の動作が終了するとインデ
ックスレジスタ６ｏとフレーミング検出レジスタ７０を
シフトさせアドレス生成回路２５の自動アドレスを次の
パケットのアドレスに更新させる。新しいパケットが訂
正すべきノモヶ、トであるか否かは訂正インデックス信
号７５にて判断する。訂正インデックス信号７５がｏｎ
であれば訂正する必要はなくインデックスレジスタ６ｏ
とフレーミング検出レジスタ７ｏをさらに１ビツトシフ
トさせ自動アドレス信号２６を次のパケットのアドレス
に更新させ、次のパケットの訂正インデックス信号７５
をチェックすることになる。訂正インデックス信号７５
がパ１”の時、第２、第３および第４の動作モードに入
る。以下同様にして１２パケット分の作業が終えると訂
正終了となる。

かぐしてバッフ−アメモリ２９の訂正後データエリアに
第９図に示すごとく訂正後データが格納される。第９図
においては１パケット分のエリアとして６４番地分を確
保しているが実際には２５バイト分しか使用していない
。

第３図にて訂正すべき全・やケラトの訂正が終了すると
タイミング制御回路２７はステータス信号５５を発しＣ
ＰＵに対してバッファメモリ２９をＣＰＵが読み出して
よいことを示す。

第５の動作モードとしてＣＰＵがステータス信号５５を
検知し、Ｃ’ＰＵがバッファメモリを読み出すモードで
ある。このモードにおいてＣＰＵはタイミング制御回路
２７に対してデータリクエスト信号５８を与える。これ
によってタイミング制御回路２７はＣＰＵｆ−タパス２
０とローカルデータバス２３を連結するようにかつ自動
アドレス信号２６ヲ禁止してＣＰＵのアドレスバス２ノ
の信号ラバラフアメモリ２９に供給するようにバス制御
信号２８を与える。かくしてバッファメモリ２９の出力
データをローカルデータバス２３およびＣＰＵデータバ
ス２０を介してＣＰＵが読み出すことができる。以上説
明したように第１の動作実施例ではＣＰＵは初めにイン
デックスレジスタをセットするだけで訂正済のデータを
得ることができる。

第２の動作実施例の回路構成図を第１１図に示す。第１
１図において２０から７４までは第３図の同一番号のも
のと同等のものであり、７６は訂正インデックス信号で
あシインデックスレノスタ６０の出力がそのままタイミ
ング制御回路に送られ、訂正インデックス信号となる。

８０〜８３は第２図および第３図と同等のものであるが
第２の動作実施例が選ばれる場合には、予め８２がパ１
”、８３が′°０”となるようにモードレジスタ８０が
セットされて仏る。

９０はコマンドレジスタでｈす、９１は＝＋ｖンドレジ
スタ書込み信号であシ９２は訂正開始信号である。

第１の動作実施例との違いは第１の動作実施例（第３図
）がシリアル受信データ３１をフレーミング検出信号３
２と同期クロック３３によってデータ転送回路３０に導
入し直−並列変換して、バッファメモリ２９に書き込み
を行ない、垂直帰線消去信号もしくは垂直帰線消去信号
に類似する信号５６の°′Ｌ”から”Ｈ”への立上りを
検出して訂正動作（第２、第３および第４の動作モード
）を開始していたが第２の動作実施例ではバッファメモ
リ２９への訂正前データの書き込みおよび訂正開始の信
号の入力までをＣＰＵが行なう点である。

ＣＰＵがバッファメモリ２９に訂正前データを書き込む
動作を第６の動作モードとして以下に第２の動作実施例
の動作を説明していく。

ｔｒ第６の動作モードではデータバス制御回路２２はロ
ーカルデータバス２３がＣＰＵデータバス２０と連結し
、アドレス切替回路２４はアドレス生成回路２５よりの
自動アドレス信号２６の出力全禁止しＣＰＵアドレスバ
ス２１の信号がバッファメモリ２９０入力端子に入るよ
うバス制御信号２８が与えられている。

このためＣＰＵは訂正したい／−’ケラト数だけバ。

ファメモリ２９に書き込むことができる。書き込む番地
は第８図に示す通シであシ又訂正前データを格納したバ
ッファメモリ２９の番地に対応するノクケットｉをイン
デックスレジスタ６ｏに書き込むことにより、誤シ訂正
復号回路に対して訂正すべきパケットのデータを与える
ことができる。

ＣＰＵはバッファメモリ２９に訂正前データを格納し、
又インデックスレジスタ６ｏに訂正すべきｉｅケットの
データのセットが終了するとＣＰＵデータバス２０とロ
ーカルデータバス２３に出力しコマンドレノスタ書込信
号９１によって訂正開始信号９２をコマンドレジスタ９
ｏにセットする。タイミング制御回路２７はコマンドレ
ジスタ９ｏがら訂正開始信号９２を受け取るとデータバ
ス制御回路をＣＰＵデータバス２０とローカルデータバ
ス２３を切り離すように又アドレス切替回路２３はアド
レス生成回路２５からの自動アドレス信号２６をバッフ
ァメモリ２９の入力端子に与えるようバス制御信号２８
を出力する。かくして第６の動作モードが終了し以後は
第１の実施例と同様に訂正インデックス信号７６をチェ
ックし第２、第３、第４および第５の動作モードへと順
次進んでいく。

以上説明したように第２の動作実施例ではＣＰＵが訂正
前データのパ、ファメモリ２９への書キ込み、訂正すべ
き７９ケツトのデータのインデックスレジスタ６０への
書き込みおよび訂正開始のタイミングまで制御する点が
第１の動作実施例との違いである。

第１２図に本発明の第３の動作実施例の回路構成図を示
す。第３の動作実施例の特徴はＣＰＵが直接に誤り訂正
復号回路に１パケット分のデータを書き込み、訂正復号
を行なわせまた直接にＣＰＵがデータを読み出すように
ＣＰＵの管理の下でＩＡチケット位で訂正復号を行なう
ことである。

第１２図にて９３はＣＰＵより誤り訂正復号回路にデー
タを書き込むことを示すロード開始信号であり、９４は
ＣＰＵが誤９訂正復号回路よシデータの読み出すことを
示すリード開始信号でアシ８３は第３の動作モードを示
すモード２指定信号である。９５はＣＰＵよりのデータ
ライト信号であり、９６はＣＰＵよりのデータリード信
号であり９７はレディー信号である。それ以外の番号は
第２図、第３図、第１１図と同等の信号である。

次に第１２図の動作を説明する。

まずＣＰＵは第３の動作実施例を指定するデータをＣＰ
Ｕデータバス２０上に出力しモードレジスタライト信号
８１にてモードレノスタ８０にセットする。またモード
レジスタ８０よりタイミング制御回路２７にモード２指
定信号８３が出力され、第３の実施例に入る準備が完了
する。

ＣＰＵは訂正前データの書き込みを開始するにあたって
ロード開始信号をコマンドレジスタ９０にセットする。

コマンドレジスタ９０よシロード開始信号９３がタイミ
ング制御回路２７に与えられるとタイミング制御回路２
７よりシンドロームレジスタリセット信号４４が出力さ
れＣＰＵよりのデータの書き込み待ちの状態となり、レ
ディー信号９７を出力する。

ＣＰＵはレディー信号９７が出力されるとＣＰＵデータ
バス２０に１バイト＝８ビツトづつ訂正前データを出力
しデータライト信号９５によシデータ転送回路３０にセ
ットする。

データライト信号９５はタイミング制御回路２７にも与
えられタイミング制御回路はロード用クロック信号４２
を発しデータ転送回路３０にて並−直列変換された訂正
前データ３５をデータレジスタ３４とロードゲート回路
３８を介して加算器３７の第１の入力端子に供給する。

ＣＰＵは訂正前データを８ビツトづつ３４回の書き込み
を繰シ返し２７２ビツトを並−直列変換することによっ
てデータレジスタ３４およびシンドロームレジスタ３６
にロードスル。

８ビツトづつ３４回の書き込みが終了するとＣＰＵは訂
正開始を示すデータをＣＰＵデータバス２０に出力しコ
マンドレジスタライト信号９１によシコマンドレノスタ
９０にセットする。コマンドレジスタ９０より訂正開始
信号９２がタイミング制御回路２７に与えられると訂正
復号を開始する。訂正動作は第１の動作実施例における
第３の動作モードと同一である。訂正が終了するとレデ
ィー信号が出力されＣＰＵは訂正が終了したことを知る
ことができる。

ＣＰＵはデータ転送回路３０を通してエラーステータス
信号５９を読み出すことができエラーが全て訂正された
かどうか知ることが可能でありエラーが全て訂正された
場合は次の訂正後データの読み出しの動作モードに進む
。エラーが残っている場合は訂正後データの読み出しは
行なう必要はない。

訂正後データの読み出しのモードではＣＰＵはデータバ
ス２０を介してコマンドレジスタ９０にリード開始信号
を与える。リード開始信号９４がタイミング制御回路２
７に与えられるとタイミング制御回路はロード用クロッ
ク信号４２を発しデータレジスタ３４に格納されている
訂正後データをデータ転送回路３０に送りレディー信号
９７を出力する。

ＣＰＵはレディー信号９２が出力されるとデータリード
信号９６を発しデータ転送回路より直−並列変換された
８ビツトデータをデータバス２０を介して読み出す。

データリード信号９６はタイミング制御回路にも与えら
れ、タイミング制御回路は再びデータ転送回路３０にデ
ータレジスタ３４よシ訂正後データを送出しレディー信
号９７を出力する。

ＣＰＵ　ハデータ部１９０ビットのデータを２４回に分
けて読み出すことで第３の実施例の動作は終了する。

（発明の効果） 以上説明したように本発明によれば、伝送されてくるパ
ケット数や伝送方法に対して最適の動作モードを選ぶこ
とができ回路構成上やＣＰＵ動作の負担等の問題を著し
く軽減できる。

なお本発明はコード方式の文字放送の受信機のみならず
その他の多数決符号復号回路にも応用できる。

【図面の簡単な説明】

第１図は従来技術の回路構成図、第２図は動作モード切
シ換える方式を説明するための回路図、第３図は本発明
の第１の動作実施例の回路構成図、第４図および第６図
は本発明の第１の動作実施例を説明するだめのフローチ
ャート、第５図は文字コード放送のパケット受信データ
のタイミング図、第７図および第１０図は本発明を説明
するためのタイミング図、 第８図は訂正前データをバッファメモリに格納する際の
マツピング図、第９図は訂正後データをバッファメモリ
に格納する際のマツピング図、第１１図は本発明の第２
の動作実施例の回路構成図、第１２図は本発明の第３の
動作実施例の回路構成図。 １・・・ＣＰＵパスライン、２・・出力ポート、３・・
・入力ポート、４・・・誤シ訂正回路、２０・・・ＣＰ
Ｕデータバス、２１・・・ＣＰＴＪ　７　トレスパス、
２２・・・データバス制御回路、２３・・・ローカルデ
ータバス、２４・・・アドレス切替回路、２５・・・ア
ドレス生成回路、２６・・・自動アドレス信号、２７・
・・タイミング制御回路、２Ｂ・・パス制御信号、２９
・・バッファメモリ、３０・・・データ転送回路、３１
・・・シリアル受信データ、３２・・フレーミング検出
信号、３３・・・同期グロック、３４・・・データレジ
スタ、３５・・・訂正前データ、３６・・・シンドロー
ムレジスタ、３７・・・加算器、３８・・・ロードゲー
ト回路、３９・・・ロードゲート信号、４０・・ンンド
ロームレジスタ信号、４１・・・多数決回路、４２・・
・ロード用ブロック信号、４３・・・コレクト用クロッ
ク信号、４４・・・クリア信号、４５・・コレクトゲー
ト回路、４６・・コレクトゲート信号、４７・・・誤り
訂正信号、４８・・・加算器、４９・・・訂正後データ
、５０・・・クロック信号、５１・・・書込みパルス信
号、５２・・・書込み・ぞルス信号、５３・・・垂直帰
線消去信号もしくは垂直帰線消去信号に類似する信号、
５４・・・水平同期信号もしくは水平帰線消去信号、５
５・・・ステータス信号、５６゜５７・・・アドレス更
新信号、５８・・・ＣＰＵよりのデータリクエスト信号
、５９・・エラー信号、６０・・・インデックスレジス
タ、６１，７３，７５．７６・・・訂正インデックス信
号、６２・・・インデックスシフト用クロ、り、６３・
・・ＣＰＵよりの書き込みノぐルス信号、７０・・・フ
レーミング検出レジスタ、７１・・・検出シフトクロッ
ク信号、２２・・・クロック信号、７４・・・アンドゲ
ート、８ｏ・・・モードレジスタ、８Ｉ・・・モードレ
ジスタ書き込み信号、８２・・・モード１指定信号、８
３・・・モード２指定信号、９０・・コマンドレジスタ
、９１・・・コマンドレジスタ書き込み信号、９２・・
・訂正開始信号、９３・・・ロード開始信号、９４・・
・リード開始信号、９５・・・ＣＰＵよりのデータライ
ト信号、９６・・ＣＰＵよりのデータリード信号、９７
・・・レディー信号、１００・・水平同期信号、１０１
・・カラーバースト、１０２・・・クロックランイン、
１０３・・・フレーミング信号、１０４・・・データビ
ット、１１０・・・垂直同期信号、１１１・・・垂直帰
線消去信号、１１２・・・１１１より作られる信号。 特許出願人沖電気工業株式会社 日本放送協会 第５図 次のハアシトベ ［ 第８図 ４−　土ぞ　格糸内テ゛ニア ＜、　Ｉｔぐケラト目 ３ −　２ＩＣケッｌ−目 ２７ ２８ （３Ｉぐグツト目 ９１ 中　ひ鉦 ４０ ＜　＋Ｉ＋Ｉ６Ｉｔト目 ０３ ０４ １　１２　八°す′ット日 ６７ ６８ 禾づ欠用 第９図 昭和　年　月　日 特許庁長官　殿 １、事件の表示 昭和５９年　特　許　願第　６０９１６　号２、発明の
名称 誤シ訂正復号回路 ３、補正をする者 事件との関係　特許出　願　人 任　所（〒１０５）　東京都港区虎ノ門１丁目７番１２
号５、補正の対象 明細書の「発明の詳細な説明」の欄及び「図面」第４図
６、補正の内容 別紙の通り ６、補正の内容 （１）同書第５頁第１６行にｒ８／６Ｊとあるのをｒ８
］６Ｊと補正する。 （２）同書第１３頁第８行から第９行に「動作モード」
とあるのを「動作」と補正する。 （３）同書第１３頁第１２行に「第１の動作モード」と
あるのを「第１の動作」と補正する。 （４ン　同書第１３頁第１２行に「■の動作モード」と
あるのを「■の動作」と補正する。 （５）同書第１３頁第１５行に「第４のモードＪとある
のを「第４の動作」と補正する。 （６）同書第１３頁第１５行から第１６行に「■動作モ
ード」とあるのを「■の動作」と補正する。 （７）　同書第１４頁第３行に「第４の動作モード」と
あるのを「第４の動作」と補正する。 （８）　同書第１４頁第３行から第４行に「■の動作モ
ード」とあるのを「■の動作」と補正する。 （９）　同書第１４頁第５行に「動作モード」とあるの
を「動作」と補正する。 αリ　同書第１４頁第１２行に「動作モード」とあるの
を「動作」と補正する。 α→　同書第】４頁第１４行に１動作モード」とあるの
を「動作」と補正する。 ０２　同書第１５頁第１９行にｒ２．２＋’ｌ、２十２
・・・」とあるのを「α、α＋１．α＋２・」と補正す
る。 αｊ　同書第１６頁第１７行に「２番地」とちるのを「
α番地」と補正する。 α→　同書第１９頁第１１行に「動作モード」とあるの
を「動作」と補正する。 αυ　同書第１９頁第１３行から第１４行に「第２の動
作モード」とあるのを１第２の動作」と補正する。 Ｈ同書第１９頁第１４行に「第１の動作モード」とある
のを「第１の動作」と補正する。 Ｉ、１リ　同書第１９頁第１９行に「動作モード」とあ
るのを「動作」と補正す−る。 Ｑ→　同書第２０頁第１３行から第１４行に［第２の動
作モード十第３の動作モード十第４の動作モード」とあ
るのを「第２の動作子弟３の動作子弟４の動作」と補正
する。 αつ　同書第２１頁第１行から第２行に「動作モード」
とあるのを「動作」と補正する。 （イ）　同書第２１頁第３行に「動作モード」とあるの
を「動作」と補正する。 Ｑ］）同書第２１頁第９行に「動作モード」とあるのを
「動作」と補正する。 （イ）　同書第２２頁第４行に「動作モード」とあるの
を「動作」と補正する。 （イ）　同書第２２頁第６行から第７行に「動作モード
」とあるのを「動作」と補正する。 （財）同書第２２頁第８行に「動作モード」とあるのを
「動作」と補正する。 （ハ）同書第２３頁第１４行に「動作モード」とあるの
を「動作」と補正する。 （ハ）同書第２３頁第１７行に「動作モード」とあるの
を「動作」と補正する。 （イ）同書第２３頁第１８行に「動作モード」とあるの
を「動作」と補正する。 （ハ）　同書第２４頁第８行に「動作モード」とあるの
を１動作」と補正する。 （ハ）同書第２５頁第３行に「動作モード」とあるのを
「動作」と補正する。 （ト）同書第２６頁第１行から第２行に「動作モード」
とあるのを「動作」と補正する。 ００　同書第２６頁第１６行に「動作モード」とあるの
を「動作」と補正する。 ０諺　同書第２７頁第８行に「動作モード」とあるのを
「動作」と補正する。 ０］　同書第２７頁第１０行に「モードである。」とあ
るのを「動作である。」と補正する。 （ロ）同書第２７頁第１０行に「このモードにおいて」
とあるのを「この動作において」と補正する。 ０時　同書第２９頁第３行に「動作モード」とあるのを
「動作」と補正する。 ＯＱ　同書第２９頁第８行に「動作モード」とあるのを
「動作」と補正する。 ０乃　同書第２９頁第１０行に「動作モード」とあるの
を「動作」と補正する。 ０→　同書第３０頁第１７行に「動作モード」とあるの
を「動作」と補正する。 ０→　同書第３０頁第１９行に「動作モード」とあるの
を「動作」と補正する。 ０Ｑ　同書第３２頁第７行に「モード２指定信号８３」
とあるのを「モード３指定信号８３」と補正する。 ０］）同書第３３頁第１８行に「動作モード」とあるの
を「動作」と補正する。 ０）　図面第４図を別紙のとお逆補正する。

Claims (1)

1. 【特許請求の範囲】 シンドロームレジスタと、データレノスクト、多数決回
   路と、動作モード指定手段と を含み、 連続してシリアルに入力される訂正前データを直−並列
   変換して、いったんバッファメモリに格納し、次に前記
   バッファメモリに格納した訂正前データを前記バッファ
   メモリから読み出し、誤り訂正を行なって再度バッファ
   メモリに格納する第１の動作モードと 前もってバッファメモリに書込まれた訂正前データを前
   記バッファメモリから読み出し、誤り訂正を行なった後
   にバッファメモリに格納する第２の動作モードと ＣＰＵなどから送出される訂正前データを読み込んで誤
   シ訂正し、訂正後デー〉をＣＰＵなどに送出する第３の
   動作モード のうち、少なくとも２つ以上の動作モードを選択できる
   ようにしたことを特徴とする 差集合巡回符号を用いる多数決誤り訂正方式に基づいて
   符号データの誤りを訂正する 誤シ訂正復号回路。