JPH0156532B2 - - Google Patents
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- JPH0156532B2 JPH0156532B2 JP60268501A JP26850185A JPH0156532B2 JP H0156532 B2 JPH0156532 B2 JP H0156532B2 JP 60268501 A JP60268501 A JP 60268501A JP 26850185 A JP26850185 A JP 26850185A JP H0156532 B2 JPH0156532 B2 JP H0156532B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- plane
- substrate
- directions
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の概要〕
本発明は、閃亜鉛鉱構造の−、−族の
化合物半導体基板において、表面を（111）面と
すると表面の絶縁膜が基板のチヤネル領域に及ぼ
す応力による圧電分極電荷の分布が360゜いずれの
方向でもほぼ同一となり、電界効果トランジスタ
のゲートの方向をいずれの方向としても閾値電圧
（Vth）がほぼ均一になる点を利用し、集積回路
装置の基板を（111）面に選んだことを特徴とす
る。
化合物半導体基板において、表面を（111）面と
すると表面の絶縁膜が基板のチヤネル領域に及ぼ
す応力による圧電分極電荷の分布が360゜いずれの
方向でもほぼ同一となり、電界効果トランジスタ
のゲートの方向をいずれの方向としても閾値電圧
（Vth）がほぼ均一になる点を利用し、集積回路
装置の基板を（111）面に選んだことを特徴とす
る。
本発明は半導体装置、特に化合物半導体電界効
果トランジスタ素子が相互に直交するなど異なる
方向に配設される半導体装置の改善に関する。
果トランジスタ素子が相互に直交するなど異なる
方向に配設される半導体装置の改善に関する。
マイクロエレクトロニクスは現代産業進展の基
盤となり、また社会生活に大きい影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
シリコン（Si）半導体装置であつて、トランジス
タ素子の微細化によつて高速化と集積度の増大に
大きい効果をあげている。
盤となり、また社会生活に大きい影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
シリコン（Si）半導体装置であつて、トランジス
タ素子の微細化によつて高速化と集積度の増大に
大きい効果をあげている。
更にシリコンの物性に基づく限界を超える動作
速度の向上などを実現するために、キヤリアの移
動度がシリコンより遥かに大きい砒化ガリウム
（GaAs）などの−、−族の化合物半導
体を用いる半導体装置が開発されている。
速度の向上などを実現するために、キヤリアの移
動度がシリコンより遥かに大きい砒化ガリウム
（GaAs）などの−、−族の化合物半導
体を用いる半導体装置が開発されている。
化合物半導体を用いるトランジスタとしては、
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタ、特にシヨツトキバリア形電
界効果トランジスタの開発が先行しているが、そ
の特徴を十分に発揮した集積回路装置の実用化へ
の努力が重ねられている。
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタ、特にシヨツトキバリア形電
界効果トランジスタの開発が先行しているが、そ
の特徴を十分に発揮した集積回路装置の実用化へ
の努力が重ねられている。
シヨツトキバリア形電界効果トランジスタ（以
下MES FETと略称する）は現在化合物半導体、
特にGaAsを半導体材料とする例が多いが、その
構造の一例を第３図の模式側断面図に示す。
下MES FETと略称する）は現在化合物半導体、
特にGaAsを半導体材料とする例が多いが、その
構造の一例を第３図の模式側断面図に示す。
図に示す従来例においては、半絶縁性GaAs基
板１１の（100）面に、例えばイオン注入法によ
つてｎ形チヤネル層１２が形成され、このｎ形チ
ヤネル層１２上にシヨツトキ接触するゲート電極
１３が配設される。
板１１の（100）面に、例えばイオン注入法によ
つてｎ形チヤネル層１２が形成され、このｎ形チ
ヤネル層１２上にシヨツトキ接触するゲート電極
１３が配設される。
このゲート電極１３をマスクとするイオン注入
法によつて不純物が導入されて、ｎ形チヤネル層
１２により高不純物濃度のn+形ソース及びドレ
イン領域１４が形成され、絶縁膜１５が被着され
て、n+形ソース及びドレイン領域１４にオーミ
ツク接触するソース及びドレイン電極１６が配設
される。
法によつて不純物が導入されて、ｎ形チヤネル層
１２により高不純物濃度のn+形ソース及びドレ
イン領域１４が形成され、絶縁膜１５が被着され
て、n+形ソース及びドレイン領域１４にオーミ
ツク接触するソース及びドレイン電極１６が配設
される。
上述の如きMES FETを素子として集積回路装
置が構成され、その高速化、高集積化のために
MES FET素子の微細化が進められそのゲート長
が短縮されるに伴つて、ゲート閾値電圧Vth等の
特性の期待される値からの変動幅が次第に大きく
なり、かつ基体面上の晶帯軸方向によりこのゲー
ト閾値電圧Vhtの変動方向が異なる。
置が構成され、その高速化、高集積化のために
MES FET素子の微細化が進められそのゲート長
が短縮されるに伴つて、ゲート閾値電圧Vth等の
特性の期待される値からの変動幅が次第に大きく
なり、かつ基体面上の晶帯軸方向によりこのゲー
ト閾値電圧Vhtの変動方向が異なる。
第４図は、ゲート幅方向がGaAs（100）単結晶
面上で直交する晶帯軸〔011〕方向である。MES
FETと〔01１〕方向であるMES FETとの、ゲ
ート閾値電圧Vth変動の例を示し、ゲート長2μｍ
程度以下において〔01１〕方向ではプラス側に変
動する傾向があるのに対して、〔011〕方向ではマ
イナス側に大きく変動している。
面上で直交する晶帯軸〔011〕方向である。MES
FETと〔01１〕方向であるMES FETとの、ゲ
ート閾値電圧Vth変動の例を示し、ゲート長2μｍ
程度以下において〔01１〕方向ではプラス側に変
動する傾向があるのに対して、〔011〕方向ではマ
イナス側に大きく変動している。
従つてMES FET素子をこの様に２方向に配置
した集積回路装置では、例えば製造プロセス中の
ばらつき等によりゲート長が設計値からずれた場
合に、ゲート閾値電圧Vthがそれぞれ大幅に変動
して目的とする回路動作が得られないために、従
来は通常ゲート方向を一方向に限つている。
した集積回路装置では、例えば製造プロセス中の
ばらつき等によりゲート長が設計値からずれた場
合に、ゲート閾値電圧Vthがそれぞれ大幅に変動
して目的とする回路動作が得られないために、従
来は通常ゲート方向を一方向に限つている。
第５図はゲート幅が同一方向のMES FET素子
で記憶装置のＸ及びＹアドレスデコーダ回路を構
成した例を示す。
で記憶装置のＸ及びＹアドレスデコーダ回路を構
成した例を示す。
同図ａの如く、Ｘデコーダ２１の出力線２４と
Ｙデコーダ２２の出力線２５とは直角方向でメモ
リセルマトリクス２３に接続される。Ｘデコーダ
２１については同図ｂの如く、その出力線２４と
MES FET素子のゲート電極Ｇの幅方向とを、例
えば〔01１〕方向に揃えて無駄のないパターンと
することが出来る。
Ｙデコーダ２２の出力線２５とは直角方向でメモ
リセルマトリクス２３に接続される。Ｘデコーダ
２１については同図ｂの如く、その出力線２４と
MES FET素子のゲート電極Ｇの幅方向とを、例
えば〔01１〕方向に揃えて無駄のないパターンと
することが出来る。
これに対してＹデコーダ２２では、MES FET
素子のゲート電極Ｇの幅方向をＸデコーダ２１と
同一の〔01１〕方向に揃える場合に、これは出力
線２５に直角方向となる。このために同図ｃの如
く、ゲート電極Ｇを櫛形に分岐させ、多数のソー
スＳ及びドレインＤを配設してＸデコーダ２１と
同等のゲート幅を得ている。このパターンは図ｂ
のパターンより複雑であり、設計、製造プロセス
両面で微細化、荒集積化が困難な部分となつてい
る。
素子のゲート電極Ｇの幅方向をＸデコーダ２１と
同一の〔01１〕方向に揃える場合に、これは出力
線２５に直角方向となる。このために同図ｃの如
く、ゲート電極Ｇを櫛形に分岐させ、多数のソー
スＳ及びドレインＤを配設してＸデコーダ２１と
同等のゲート幅を得ている。このパターンは図ｂ
のパターンより複雑であり、設計、製造プロセス
両面で微細化、荒集積化が困難な部分となつてい
る。
先に述べた所謂シヨートチヤネル効果の原因と
して、ソース及びドレイン領域１４に導入された
高濃度の不純物のチヤネル層１２への侵入と、主
として絶縁膜１５によつて半導体基体を生ずる圧
電分極の効果が注目されている。
して、ソース及びドレイン領域１４に導入された
高濃度の不純物のチヤネル層１２への侵入と、主
として絶縁膜１５によつて半導体基体を生ずる圧
電分極の効果が注目されている。
この圧電分極による特性の変動は、MES FET
素子の半導体基体に接して設けられる絶縁膜１
５、ゲート電極１３などが半導体基体に及ぼす応
力によつて化合物半導体基体に圧電分極を生じ、
チヤネル層１２におけるキヤリアの分布が変化し
てシヨツトキ空乏層が伸縮するためにゲート閾値
電圧Vthが変動するものであり、応力方向と晶帯
軸方向とによつて定まる圧電分極の極性により、
その変動の方向がプラス側又はマイナス側とな
る。（例えばP.M.Asbeck et al.；IEEE
Transactions on Electron Devices、Vol.ED−
31、No.10、oct.1984 pp.1377−1380 参照） 〔発明が解決しようとする問題点〕 以上の説明の如く従来の構造では、化合物半導
体電界効果トランジスタの特性の変動がゲート長
の短縮とともに極めて大きくなり、特に直交配置
は甚だ困難である。
素子の半導体基体に接して設けられる絶縁膜１
５、ゲート電極１３などが半導体基体に及ぼす応
力によつて化合物半導体基体に圧電分極を生じ、
チヤネル層１２におけるキヤリアの分布が変化し
てシヨツトキ空乏層が伸縮するためにゲート閾値
電圧Vthが変動するものであり、応力方向と晶帯
軸方向とによつて定まる圧電分極の極性により、
その変動の方向がプラス側又はマイナス側とな
る。（例えばP.M.Asbeck et al.；IEEE
Transactions on Electron Devices、Vol.ED−
31、No.10、oct.1984 pp.1377−1380 参照） 〔発明が解決しようとする問題点〕 以上の説明の如く従来の構造では、化合物半導
体電界効果トランジスタの特性の変動がゲート長
の短縮とともに極めて大きくなり、特に直交配置
は甚だ困難である。
この様な現状をこえて、微細化されたMES
FET素子を相互に直交するなど異なる方向に配
置しても特性が安定して、集積度の増大が可能で
ある半導体装置が強く要望されている。
FET素子を相互に直交するなど異なる方向に配
置しても特性が安定して、集積度の増大が可能で
ある半導体装置が強く要望されている。
前記問題点は、閃亜鉛鉱構造の−族、−
族の化合物半導体基体の（111）面に複数の電
界効果トランジスタ素子が形成され、かつ該電界
効果トランジスタ素子にゲート方向が相互に相違
する素子が含まれてなる本発明による半導体装置
により解決される。
族の化合物半導体基体の（111）面に複数の電
界効果トランジスタ素子が形成され、かつ該電界
効果トランジスタ素子にゲート方向が相互に相違
する素子が含まれてなる本発明による半導体装置
により解決される。
本発明者等は例えばGaAs化合物半導体基体に
生ずる応力と絶縁膜の材料及び厚さ、半導体基体
の結晶面、晶帯軸とこの応力による圧電分極の状
態、電界効果トランジスタのゲート閾値電圧及び
Ｋ値と圧電分極の状態などの相関関係を研究し、
例えば絶縁膜が二酸化シリコン（SiO2）である
場合に、GaAs単結晶基体の結晶面、ｎチヤネル
形のMES FETのゲート幅方向とゲート閾値電圧
Vthの変動方向との関係について下記の結果を得
ている。
生ずる応力と絶縁膜の材料及び厚さ、半導体基体
の結晶面、晶帯軸とこの応力による圧電分極の状
態、電界効果トランジスタのゲート閾値電圧及び
Ｋ値と圧電分極の状態などの相関関係を研究し、
例えば絶縁膜が二酸化シリコン（SiO2）である
場合に、GaAs単結晶基体の結晶面、ｎチヤネル
形のMES FETのゲート幅方向とゲート閾値電圧
Vthの変動方向との関係について下記の結果を得
ている。
素子形成図 ゲート幅方向 Vthの変動方向
（100） 〔011〕 マイナス
〔01１〕 プラス
（111）Ｂ 〔11２〕 マイナス
〔１１０〕 マイナス
すなわち、（100）面上の直交する〔011〕方向
と〔01１〕方向とでは、上述の如くVthの変動方
向が反対方向であるのに対して、例えば（111）
Ｂ面上の直交する〔11２〕方向と〔１１０〕方向
とではVthの変動方向が同一方向である。
と〔01１〕方向とでは、上述の如くVthの変動方
向が反対方向であるのに対して、例えば（111）
Ｂ面上の直交する〔11２〕方向と〔１１０〕方向
とではVthの変動方向が同一方向である。
更に詳細に、GaAs半導体基体の（111）Ａ面
上に、ゲート幅方向が〔11２〕及び〔１１０〕方
向のゲート電極を例えばタングステンシリサイド
（WSi）で形成し、SiO2膜を被着したときの圧電
分極電荷の分布を第２図ａ及びｂに示す。同図に
おいて、Ａは１×1016cm-3以上、Ｂは５×1015cm
-3以上、Ｃは１×1015cm-3以上、Ｄは５×1014cm
-3以上の濃度を、また一はマイナス、無符号はプ
ラスの電荷を表す。
上に、ゲート幅方向が〔11２〕及び〔１１０〕方
向のゲート電極を例えばタングステンシリサイド
（WSi）で形成し、SiO2膜を被着したときの圧電
分極電荷の分布を第２図ａ及びｂに示す。同図に
おいて、Ａは１×1016cm-3以上、Ｂは５×1015cm
-3以上、Ｃは１×1015cm-3以上、Ｄは５×1014cm
-3以上の濃度を、また一はマイナス、無符号はプ
ラスの電荷を表す。
第２図ａ及びｂに見られる様に、（111）Ａ面上
の直交する〔11２〕方向と〔１１０〕方向との圧
電分極電荷の分布が極めて良く一致しており、
〔11２〕、〔１１０〕とそれぞれ同価な晶帯軸の他
の２組の方向についても同様である。また（111）
Ｂ面については圧電分極電荷の符号が反転する
が、分布パターン形状は（111）Ａ面と全く同様
である。
の直交する〔11２〕方向と〔１１０〕方向との圧
電分極電荷の分布が極めて良く一致しており、
〔11２〕、〔１１０〕とそれぞれ同価な晶帯軸の他
の２組の方向についても同様である。また（111）
Ｂ面については圧電分極電荷の符号が反転する
が、分布パターン形状は（111）Ａ面と全く同様
である。
この様に（111）面上では相互に直交する任意
の２方向について圧電分極の特性が良く一致し、
直交しない２方向についても圧電分極の極性は一
致する。
の２方向について圧電分極の特性が良く一致し、
直交しない２方向についても圧電分極の極性は一
致する。
第６図に、GaAs基板の（111）面上の〔１１
０〕、〔11２〕軸方向にゲート幅方向を設定した時
のゲート閾値電圧及びＫ値とチヤネル長の関係を
示す。図からわかる様に、チヤネル長が短くなつ
ても〔１１０〕、〔11２〕軸とはほぼ同等に変動す
る。
０〕、〔11２〕軸方向にゲート幅方向を設定した時
のゲート閾値電圧及びＫ値とチヤネル長の関係を
示す。図からわかる様に、チヤネル長が短くなつ
ても〔１１０〕、〔11２〕軸とはほぼ同等に変動す
る。
以上のデータからは〔１１０〕と〔11２〕軸間
において同等の特性を有することが理解される
が、第７図によれば（111）面を使うとゲート軸
方向を360度変化させても、ゲート閾値電圧及び
Ｋ値はほぼ同じであることがわかる。
において同等の特性を有することが理解される
が、第７図によれば（111）面を使うとゲート軸
方向を360度変化させても、ゲート閾値電圧及び
Ｋ値はほぼ同じであることがわかる。
すなわち、横軸の角度θを変化させても（111）
Ａ面又は（111）Ｂ面の場合ゲート閾値電圧はほ
とんど変化していない。これに対し（100）面の
場合は、ゲート幅方向が変化するとそのゲート閾
値電圧も大きく変わつている。従つて（111）面
を使用する場合、電界効果トランジスタのゲート
幅方向をいずれの方向にとつてもゲート閾値はほ
ぼ同じであり、シヨートチヤネル効果もほぼ同等
であることが理解される。ただし一般には基板の
へき開面に平行、垂直の方向にゲート電極を並
べ、四角形のチツプに切り出すようにするのが製
造プロセス上便利である。なお第７図では角度を
０〜90゜変化させたデータであるが結晶の対称性
から90〜360゜変化させても同等の特性が得られる
のは明らかである。
Ａ面又は（111）Ｂ面の場合ゲート閾値電圧はほ
とんど変化していない。これに対し（100）面の
場合は、ゲート幅方向が変化するとそのゲート閾
値電圧も大きく変わつている。従つて（111）面
を使用する場合、電界効果トランジスタのゲート
幅方向をいずれの方向にとつてもゲート閾値はほ
ぼ同じであり、シヨートチヤネル効果もほぼ同等
であることが理解される。ただし一般には基板の
へき開面に平行、垂直の方向にゲート電極を並
べ、四角形のチツプに切り出すようにするのが製
造プロセス上便利である。なお第７図では角度を
０〜90゜変化させたデータであるが結晶の対称性
から90〜360゜変化させても同等の特性が得られる
のは明らかである。
かかる特性が得られる理由は、未だ定かではな
いが、発明をふりかえつて見ると、GaAsの如く
閃亜鉛鉱構造の化合物半導体の場合、（111）面で
はその表面の結晶構造からその圧電分極の電荷の
分布が軸方向に関係なく均一になることにあると
考えられる。従つてGaAsに限られず他の物質で
も同じ閃亜鉛鉱構造があれば結晶構造が同等であ
るので、同様の効果が得られるのである。
いが、発明をふりかえつて見ると、GaAsの如く
閃亜鉛鉱構造の化合物半導体の場合、（111）面で
はその表面の結晶構造からその圧電分極の電荷の
分布が軸方向に関係なく均一になることにあると
考えられる。従つてGaAsに限られず他の物質で
も同じ閃亜鉛鉱構造があれば結晶構造が同等であ
るので、同様の効果が得られるのである。
よつて閃亜鉛鉱構造の−族（GaAs、
InSb、InAs、GaSb、InP、GaP、AlAs）及び
−族（CdTe、ZnTe、ZnSe、ZnS、CdS、
CdSe）等でも本発明の範囲内である。
InSb、InAs、GaSb、InP、GaP、AlAs）及び
−族（CdTe、ZnTe、ZnSe、ZnS、CdS、
CdSe）等でも本発明の範囲内である。
この（111）面の特性により、この面に形成さ
れたゲート方向が相互に相違するFETの間には
圧電分極効果の差が現れず、チヤネル長を短縮し
ても方向の異なるFET間にゲート閾値電圧等の
特性の差を生じない。
れたゲート方向が相互に相違するFETの間には
圧電分極効果の差が現れず、チヤネル長を短縮し
ても方向の異なるFET間にゲート閾値電圧等の
特性の差を生じない。
以下本発明を実施例により具体的に説明する。
第１図はGaAs MES FETを基本素子とする
Ｅ／Ｄ構成の集積回路装置にかかる本発明の実施
例を示す工程順模式平面図である。
Ｅ／Ｄ構成の集積回路装置にかかる本発明の実施
例を示す工程順模式平面図である。
本実施例では、（111）Ｂ面を主面とする半絶縁
性GaAs基板上に、Ｅ（エンハンスメント）モー
ド（以下添字Ｅで表す）とＤ（デイプリーシヨン）
モード（以下添字Ｄで表す）のｎチヤネル
MES FET素子からなるインバータを、それぞれ
のゲート幅方向を〔１１０〕方向（以下添字１で
表す）及び〔11２〕方向（以下添字２で表す）と
して形成する。
性GaAs基板上に、Ｅ（エンハンスメント）モー
ド（以下添字Ｅで表す）とＤ（デイプリーシヨン）
モード（以下添字Ｄで表す）のｎチヤネル
MES FET素子からなるインバータを、それぞれ
のゲート幅方向を〔１１０〕方向（以下添字１で
表す）及び〔11２〕方向（以下添字２で表す）と
して形成する。
第１図ａ参照
半絶縁性GaAs基板１の（111）Ｂ面に、例え
ば下記の如くシリコン（Si）をイオン注入して各
素子のｎ形チヤネル領域２を形成する。
ば下記の如くシリコン（Si）をイオン注入して各
素子のｎ形チヤネル領域２を形成する。
Ｄモードのチヤネル領域２D1及び２D2、
エネルギー59kev、ドーズ量1.7×1012cm-2
Ｅモードのチヤネル領域２E1及び２E2、
エネルギー59kev、ドーズ量0.9×1012cm-2
イオン注入後、基板１面上に窒化アルミニウム
（AIN）等の保護膜（図示されない）を設けて、
例えば温度850℃、時間15分間程度の活性化熱処
理を行う。
（AIN）等の保護膜（図示されない）を設けて、
例えば温度850℃、時間15分間程度の活性化熱処
理を行う。
第１図ｂ参照
基板１面上に、例えばW5Si3を厚さ400mm程度
にスパツタ法等により被着し、これをバターニン
グして各ゲート電極３を形成する。本実施例では
ゲート長を約1μｍとしている。
にスパツタ法等により被着し、これをバターニン
グして各ゲート電極３を形成する。本実施例では
ゲート長を約1μｍとしている。
第１図ｃ参照
ゲート電極３をマスクとして、基板１に例えば
Siをエネルギー175kevで、ドーズ量1.7×1013cm
-2程度にイオン注入し、例えば750℃、時間10分
間程度の活性化熱処理を行つて、n+形ソース、
ドレイン領域４を形成する。
Siをエネルギー175kevで、ドーズ量1.7×1013cm
-2程度にイオン注入し、例えば750℃、時間10分
間程度の活性化熱処理を行つて、n+形ソース、
ドレイン領域４を形成する。
第１図ｄ参照
例えばプラズマ化学気相成長法（Ｐ−CVD法）
により、窒化シリコン（SiNx）膜（図示されな
い）を厚さ例えば500nｍ程度に、ゲート電極３
を含む基板１全面上に被着する。
により、窒化シリコン（SiNx）膜（図示されな
い）を厚さ例えば500nｍ程度に、ゲート電極３
を含む基板１全面上に被着する。
n+形ソース、ドレイン領域４上でSiNx膜５に
開口を設け、例えば蒸着法により金ゲルマニウ
ム／金（AuGe／Au）などを用いて、ソース、
ドレイン電極５等を厚さ250nｍ程度に形成する。
開口を設け、例えば蒸着法により金ゲルマニウ
ム／金（AuGe／Au）などを用いて、ソース、
ドレイン電極５等を厚さ250nｍ程度に形成する。
本実施例のゲート方向が直交する２種類の
MES FET素子は、Ｄ、Ｅそれぞれのモードにつ
いて、ゲート閾値電圧Vthの差がゲート長1μｍに
おいて数10ｍｖに止まり、全く同等に使用するこ
とが可能である。
MES FET素子は、Ｄ、Ｅそれぞれのモードにつ
いて、ゲート閾値電圧Vthの差がゲート長1μｍに
おいて数10ｍｖに止まり、全く同等に使用するこ
とが可能である。
先の従来例のデコーダについても、同一のパタ
ーンのMES FET素子で良好なＸ、Ｙ両デコーダ
が得られており、任意の集積回路を形成すること
が可能である。
ーンのMES FET素子で良好なＸ、Ｙ両デコーダ
が得られており、任意の集積回路を形成すること
が可能である。
また以上の説明はGaAs MES FETを対象と
しているが、他の化合物半導体材料、例えばイン
ジウム燐（InP）、インジウムガリウム砒素燐
（InGaAsP）等の閃亜鉛鉱構造の−族、−
族化合物半導体基板を用い、或いは接合形、
MIS形もしくはヘテロ接合近傍の２次元キヤリア
ガスをチヤネルとする高移動度の電界効果トラン
ジスタ（HEMT）についても、本発明の方法に
より同様の効果が得られる。
しているが、他の化合物半導体材料、例えばイン
ジウム燐（InP）、インジウムガリウム砒素燐
（InGaAsP）等の閃亜鉛鉱構造の−族、−
族化合物半導体基板を用い、或いは接合形、
MIS形もしくはヘテロ接合近傍の２次元キヤリア
ガスをチヤネルとする高移動度の電界効果トラン
ジスタ（HEMT）についても、本発明の方法に
より同様の効果が得られる。
以上説明した如く本発明によれば、化合物半導
体電界効果トランジスタのゲート方向を任意の相
互に相違する方向に配置し、チヤネル長を短縮し
ても、ゲート閾値電圧等の特性を均一にすること
が可能となり、直交又は斜交する場合においても
特性の差異が減少して、化合物半導体集積回路装
置の実用化に大きい効果が得られる。
体電界効果トランジスタのゲート方向を任意の相
互に相違する方向に配置し、チヤネル長を短縮し
ても、ゲート閾値電圧等の特性を均一にすること
が可能となり、直交又は斜交する場合においても
特性の差異が減少して、化合物半導体集積回路装
置の実用化に大きい効果が得られる。
第１図ａ乃至ｄは本発明の実施例を示す工程順
模式平面図、第２図ａ及びｂはGaAs（111）Ａ面
上、ゲート幅が〔11２〕又は〔１１０〕軸の方向
で、SiO2膜を被着したときの圧電分極電荷の分
布図、第３図はMES FETの従来例を示す模式側
断面図、第４図はMES FETの特性の従来例を示
す図、第５図ａはデコーダの例を示す模式平面
図、第５図ｂ及びｃはデコーダのMES FET素子
の従来例を示す模式平面図、第６図は（111）面
GaAs基板におけるゲート幅が〔11２〕、〔１１
０〕軸方向の場合のシヨートチヤネル効果を示す
グラフ図、第７図はGaAs基板（111）面又は
（100）面でゲート方向を変えた場合のゲート閾値
電圧の変化を示す図である。 図において、１は半絶縁性GaAs基板、２はｎ
形チヤネル領域、３はゲート電極、４はn+形ソ
ース、ドレイン領域、５はソース、ドレイン電
極、添字Ｄはデイプリーシヨンモード、添字Ｅは
エンハンスメントモード、添字１はゲート幅方向
〔１１０〕、添字２はゲート幅方向〔11２〕を示
す。
模式平面図、第２図ａ及びｂはGaAs（111）Ａ面
上、ゲート幅が〔11２〕又は〔１１０〕軸の方向
で、SiO2膜を被着したときの圧電分極電荷の分
布図、第３図はMES FETの従来例を示す模式側
断面図、第４図はMES FETの特性の従来例を示
す図、第５図ａはデコーダの例を示す模式平面
図、第５図ｂ及びｃはデコーダのMES FET素子
の従来例を示す模式平面図、第６図は（111）面
GaAs基板におけるゲート幅が〔11２〕、〔１１
０〕軸方向の場合のシヨートチヤネル効果を示す
グラフ図、第７図はGaAs基板（111）面又は
（100）面でゲート方向を変えた場合のゲート閾値
電圧の変化を示す図である。 図において、１は半絶縁性GaAs基板、２はｎ
形チヤネル領域、３はゲート電極、４はn+形ソ
ース、ドレイン領域、５はソース、ドレイン電
極、添字Ｄはデイプリーシヨンモード、添字Ｅは
エンハンスメントモード、添字１はゲート幅方向
〔１１０〕、添字２はゲート幅方向〔11２〕を示
す。
Claims (1)
- 【特許請求の範囲】 １ 閃亜鉛鉱構造の化合物半導体であつて（111）
面を表面とする基板と、 該基板表面に形成された複数の電界効果トラン
ジスタ素子とを有し、かつ該電界効果トランジス
タ素子にゲート電極方向が相互に相違する素子が
含まれてなることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25251384 | 1984-11-29 | ||
| JP59-252513 | 1984-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61268070A JPS61268070A (ja) | 1986-11-27 |
| JPH0156532B2 true JPH0156532B2 (ja) | 1989-11-30 |
Family
ID=17238412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268501A Granted JPS61268070A (ja) | 1984-11-29 | 1985-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61268070A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249439A (ja) * | 1988-08-10 | 1990-02-19 | Nec Corp | 電界効果トランジスタ |
-
1985
- 1985-11-29 JP JP60268501A patent/JPS61268070A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61268070A (ja) | 1986-11-27 |
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