JPH0260060B2 - - Google Patents
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- JPH0260060B2 JPH0260060B2 JP59236054A JP23605484A JPH0260060B2 JP H0260060 B2 JPH0260060 B2 JP H0260060B2 JP 59236054 A JP59236054 A JP 59236054A JP 23605484 A JP23605484 A JP 23605484A JP H0260060 B2 JPH0260060 B2 JP H0260060B2
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- JP
- Japan
- Prior art keywords
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- threshold voltage
- film
- channel layer
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に化合物半
導体電界効果トランジスタのＫ値及び閾値電圧の
新しい制御方法に関する。
導体電界効果トランジスタのＫ値及び閾値電圧の
新しい制御方法に関する。
マイクロエレクトロニクスは現代産業進展の基
盤となり、また社会生活に大きい影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
シリコン（Si）半導体装置であつて、バイポーラ
ートランジスタ素子及びMOS電界効果トランジ
スタ素子による集積回路装置が大きい進展を見せ
ている。
盤となり、また社会生活に大きい影響を与えてい
る。現在このマイクロエレクトロニクスの主役は
シリコン（Si）半導体装置であつて、バイポーラ
ートランジスタ素子及びMOS電界効果トランジ
スタ素子による集積回路装置が大きい進展を見せ
ている。
更にシリコンの物性に基づく限界を超える動作
速度の向上などを実現するために、キヤリアの移
動度がシリコンより遥かに大きい砒化ガリウム
（GaAs）などの化合物半導体を用いる半導体装
置が開発されている。
速度の向上などを実現するために、キヤリアの移
動度がシリコンより遥かに大きい砒化ガリウム
（GaAs）などの化合物半導体を用いる半導体装
置が開発されている。
化合物半導体を用いるトランジスタとしては、
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタ、特にシヨツトキバリア形電
界効果トランジスタの開発が先行しており、この
素子による集積回路装置の実用化への努力が重ね
られている。
その製造工程が簡単であるなどの理由によつて電
界効果トランジスタ、特にシヨツトキバリア形電
界効果トランジスタの開発が先行しており、この
素子による集積回路装置の実用化への努力が重ね
られている。
シヨツトキバリア形電界効果トランジスタ（以
下MES FETと略称する）は現在化合物半導体、
特にGaAsを半導体材料とする例が多いが、その
構造の一例を第３図の模式側断面図に示す。
下MES FETと略称する）は現在化合物半導体、
特にGaAsを半導体材料とする例が多いが、その
構造の一例を第３図の模式側断面図に示す。
図に示す従来例においては、半絶縁性GaAs基
板１１に、例えばイオン注入法によつて或いは不
純物をドープしたGaAsエピタキシヤル成長層に
よつて、ｎ形チヤネル層１２が形成され、このｎ
形チヤネル層１２上にシヨツトキ接触するゲート
電極１３が配設される。
板１１に、例えばイオン注入法によつて或いは不
純物をドープしたGaAsエピタキシヤル成長層に
よつて、ｎ形チヤネル層１２が形成され、このｎ
形チヤネル層１２上にシヨツトキ接触するゲート
電極１３が配設される。
このゲート電極１３をマスクとするイオン注入
法によつて不純物が導入されて、ｎ形チヤネル層
１２より高不純物濃度のn+形ソース及びドレイ
ン領域１４が形成され、絶縁膜１５が被着され
て、n+形ソース及びドレイン領域１４にオーミ
ツク接触するソース及びドレイン電極１６が配設
される。
法によつて不純物が導入されて、ｎ形チヤネル層
１２より高不純物濃度のn+形ソース及びドレイ
ン領域１４が形成され、絶縁膜１５が被着され
て、n+形ソース及びドレイン領域１４にオーミ
ツク接触するソース及びドレイン電極１６が配設
される。
上述の如きMES FETを素子として集積回路装
置を構成する場合に必要な素子特性を規定する主
要なパラメータとして、閾値電圧Vth並びに伝達
コンダクタンスgnもしくはgnの電圧に依存しな
い因子であるＫ値（Ｋ＝εμWg／2aLg；ａはチヤ
ネル層の深さ、εはチヤネル層の誘電率、μはキ
ヤリアの移動度、Wgはゲート幅、Lgはゲート長）
がある。
置を構成する場合に必要な素子特性を規定する主
要なパラメータとして、閾値電圧Vth並びに伝達
コンダクタンスgnもしくはgnの電圧に依存しな
い因子であるＫ値（Ｋ＝εμWg／2aLg；ａはチヤ
ネル層の深さ、εはチヤネル層の誘電率、μはキ
ヤリアの移動度、Wgはゲート幅、Lgはゲート長）
がある。
前記従来例ではこの閾値電圧Vth及びＫ値の制
御を、イオン注入条件によりｎ形チヤネル層１２
の深さａ、キヤリア濃度を選択することにより実
施している。
御を、イオン注入条件によりｎ形チヤネル層１２
の深さａ、キヤリア濃度を選択することにより実
施している。
集積回路装置の高速化、高集積化のために
MES FET素子の微細化が進められそのゲート長
が短縮されるに伴つて、閾値電圧Vth及びＫ値等
の特性の期待される値からの変動幅が次第に大き
くなり、かつこの変動はMOS半導体基体の晶帯
軸に対するゲートの方向によつて異なる。
MES FET素子の微細化が進められそのゲート長
が短縮されるに伴つて、閾値電圧Vth及びＫ値等
の特性の期待される値からの変動幅が次第に大き
くなり、かつこの変動はMOS半導体基体の晶帯
軸に対するゲートの方向によつて異なる。
この所謂シヨートチヤネル効果の原因として、
ソース及びドレイン領域１４に導入された高濃度
の不純物のチヤネル層１２への侵入と、主として
絶縁膜１５によつて半導体基体に生ずる圧電分極
の効果が注目されている。
ソース及びドレイン領域１４に導入された高濃度
の不純物のチヤネル層１２への侵入と、主として
絶縁膜１５によつて半導体基体に生ずる圧電分極
の効果が注目されている。
この圧電分極による特性の変動は、MES FET
素子の半導体基体に接して設けられる絶縁膜１
５、ゲート電極１３などが半導体基体に及ぼす応
力によつて、化合物半導体基体にその晶帯軸に対
するゲート方向に固有の極性を持つ圧電分極を生
じ、チヤネル層１２におけるキヤリアの分布が変
化してシヨツトキ空乏層が伸縮するために、化合
物半導体基体の晶帯軸に対するゲート方向に対応
して異なる方向に、閾値電圧Vthが変動すると考
えられている。
素子の半導体基体に接して設けられる絶縁膜１
５、ゲート電極１３などが半導体基体に及ぼす応
力によつて、化合物半導体基体にその晶帯軸に対
するゲート方向に固有の極性を持つ圧電分極を生
じ、チヤネル層１２におけるキヤリアの分布が変
化してシヨツトキ空乏層が伸縮するために、化合
物半導体基体の晶帯軸に対するゲート方向に対応
して異なる方向に、閾値電圧Vthが変動すると考
えられている。
（例えばP.M.Asbeck et al.；IEEE
Transactionson Electron Devices、Vol.ED−
31、No.10、Oct.1984参照） またＫ値についても同様に、圧電分極で生じた
電荷によるチヤネル層の深さａの変化によつてそ
の変動が現れる。
Transactionson Electron Devices、Vol.ED−
31、No.10、Oct.1984参照） またＫ値についても同様に、圧電分極で生じた
電荷によるチヤネル層の深さａの変化によつてそ
の変動が現れる。
以上説明したMES FET素子の閾値電圧、Ｋ値
などの特性変動は、これを用いる半導体回路の完
全動作の妨げとなり、化合物半導体集積回路装置
の素子の微細化、高集積化等の進歩を大きく制約
する。
などの特性変動は、これを用いる半導体回路の完
全動作の妨げとなり、化合物半導体集積回路装置
の素子の微細化、高集積化等の進歩を大きく制約
する。
しかるに従来の製造方法ではチヤネル層のイオ
ン注入後にはこれらの特性の効果的な制御手段を
持たず、製造工程中においてこれらの特性を補正
する手段が強く要望されている。
ン注入後にはこれらの特性の効果的な制御手段を
持たず、製造工程中においてこれらの特性を補正
する手段が強く要望されている。
前記問題点は、電界効果トランジスタ素子が形
成された化合物半導体基体上に絶縁膜を設けて、
該化合物半導体基体内の圧電分極を該絶縁膜が及
ぼす応力により制御し、該電界効果トランジスタ
素子のＫ値及び閾値電圧少なくとも一つを補正す
る本発明による半導体装置の製造方法により解決
される。
成された化合物半導体基体上に絶縁膜を設けて、
該化合物半導体基体内の圧電分極を該絶縁膜が及
ぼす応力により制御し、該電界効果トランジスタ
素子のＫ値及び閾値電圧少なくとも一つを補正す
る本発明による半導体装置の製造方法により解決
される。
先に述べた圧電分極による化合物半導体電界効
果トランジスタの特性変動に関連して、本発明者
等は例えばGaAs化合物半導体基体に生ずる応力
と絶縁膜の材料及び厚さ、半導体基体の結晶面、
晶帯軸とこの応力による圧電分極の状態、電界効
果トランジスタのＫ値及び閾値電圧と圧電分極の
状態などの相関関係を研究し、例えば第１図に例
示する如き相関関係が得られた。
果トランジスタの特性変動に関連して、本発明者
等は例えばGaAs化合物半導体基体に生ずる応力
と絶縁膜の材料及び厚さ、半導体基体の結晶面、
晶帯軸とこの応力による圧電分極の状態、電界効
果トランジスタのＫ値及び閾値電圧と圧電分極の
状態などの相関関係を研究し、例えば第１図に例
示する如き相関関係が得られた。
同図はGaAs単結晶の（100）面上に、ｎ形チ
ヤネル層をシリコン（Si）イオンのエネルギー
59keV、ドーズ量0.9×1012cm-2又は1.8×1012cm-2
の注入によつて形成し、MES FETのLg＝0.6μ
ｍ、Wg＝20μｍのゲート電極を、ゲート幅方向を
〔01１〕及び〔011〕方向として、タングステンシ
リサイド（WSi）を用いて設けて、その上に二酸
化シリコン（SiO2）膜を厚さ０〜1200nｍに形成
した場合の閾値電圧Vth及びＫ値を表し、 〇はドーズ量0.9×1012cm-2の〔01１〕方向、 ●はドーズ量1.8×1012cm-2の〔01１〕方向、 △はドーズ量0.9×1012cm-2の〔001〕方向、 ▲はドーズ量1.8×1012cm-2の〔011〕方向の場
合について、SiO2膜が図中に示す厚さであると
きの閾値電圧Vth及びＫ値を示す。
ヤネル層をシリコン（Si）イオンのエネルギー
59keV、ドーズ量0.9×1012cm-2又は1.8×1012cm-2
の注入によつて形成し、MES FETのLg＝0.6μ
ｍ、Wg＝20μｍのゲート電極を、ゲート幅方向を
〔01１〕及び〔011〕方向として、タングステンシ
リサイド（WSi）を用いて設けて、その上に二酸
化シリコン（SiO2）膜を厚さ０〜1200nｍに形成
した場合の閾値電圧Vth及びＫ値を表し、 〇はドーズ量0.9×1012cm-2の〔01１〕方向、 ●はドーズ量1.8×1012cm-2の〔01１〕方向、 △はドーズ量0.9×1012cm-2の〔001〕方向、 ▲はドーズ量1.8×1012cm-2の〔011〕方向の場
合について、SiO2膜が図中に示す厚さであると
きの閾値電圧Vth及びＫ値を示す。
同図からゲート幅方向が〔01１〕方向である場
合に、ドーズ量0.9×1012cm-2と1.8×1012cm-2とを
比較して、例えばSiO2膜の厚さが０mmのとき、
Ｋ値の増加的0.6ｍＡ／V2、閾値電圧Vthの変化量
約0.9Vであるのに対して、ドーズ量0.9×1012cm-2
でSiO2膜を0nｍから1200nｍに堆積すれば、閾値
電圧Vthの変化量は0.6V弱でＫ値の増加は２倍の
約1.5ｍＡ／V2となることが知られている。この
様に例えばSiO2膜の厚さによりＫ値を大きく増
加することが可能であり、かつＫ値を広い範囲内
で選択して、閾値電圧Vthは狭い変化範囲内に止
めることが可能である。
合に、ドーズ量0.9×1012cm-2と1.8×1012cm-2とを
比較して、例えばSiO2膜の厚さが０mmのとき、
Ｋ値の増加的0.6ｍＡ／V2、閾値電圧Vthの変化量
約0.9Vであるのに対して、ドーズ量0.9×1012cm-2
でSiO2膜を0nｍから1200nｍに堆積すれば、閾値
電圧Vthの変化量は0.6V弱でＫ値の増加は２倍の
約1.5ｍＡ／V2となることが知られている。この
様に例えばSiO2膜の厚さによりＫ値を大きく増
加することが可能であり、かつＫ値を広い範囲内
で選択して、閾値電圧Vthは狭い変化範囲内に止
めることが可能である。
前記SiO2膜はチヤネル層には引張応力を与え
て、ゲート幅方向が〔01１〕方向である場合にチ
ヤネル層に実効的にプラスの電荷、〔011〕方向で
ある場合にチヤネル層に実効的にマイナスの電荷
を生じて、前記の効果が現れているが、絶縁膜に
例えば窒化シリコン（Si3N4）を用いれば、チヤ
ネル層には圧縮応力が加わつて圧電分極は反対の
極性となり、前記第１図のゲート幅方向を反転し
た類似の相関関係が得られる。
て、ゲート幅方向が〔01１〕方向である場合にチ
ヤネル層に実効的にプラスの電荷、〔011〕方向で
ある場合にチヤネル層に実効的にマイナスの電荷
を生じて、前記の効果が現れているが、絶縁膜に
例えば窒化シリコン（Si3N4）を用いれば、チヤ
ネル層には圧縮応力が加わつて圧電分極は反対の
極性となり、前記第１図のゲート幅方向を反転し
た類似の相関関係が得られる。
更に、例えば絶縁膜材料に組成ｘ、ｙが選択さ
れたシリコン窒化酸化物（SiNxOy）を用い、或
いは組成の異なる絶縁膜を積層すれば、圧電分極
の強さ、従つてＫ値及び閾値電圧Vthの補正量を
制御する自由度が増加する。
れたシリコン窒化酸化物（SiNxOy）を用い、或
いは組成の異なる絶縁膜を積層すれば、圧電分極
の強さ、従つてＫ値及び閾値電圧Vthの補正量を
制御する自由度が増加する。
以下本発明を実施例により具体的に説明する。
第２図はGaAs MES FETにかかる本発明の実
施例を示す工程順模式側断面図である。
第２図はGaAs MES FETにかかる本発明の実
施例を示す工程順模式側断面図である。
第２図ａ参照
半絶縁性GaAs基板１に、例えばSiをエネルギ
ー59keVで、ドーズ量0.9×1012cm-2程度にイオン
注入し、基板１面上に窒化アルミニウム（AIN）
等の保護膜（図示されない）を設けて、例えば温
度850℃、時間10分間程度の活性化熱処理を行い、
不純物濃度が約1.5×1017cm-3程度のｎ形チヤネル
層２を形成する。
ー59keVで、ドーズ量0.9×1012cm-2程度にイオン
注入し、基板１面上に窒化アルミニウム（AIN）
等の保護膜（図示されない）を設けて、例えば温
度850℃、時間10分間程度の活性化熱処理を行い、
不純物濃度が約1.5×1017cm-3程度のｎ形チヤネル
層２を形成する。
スパツタ法等によりGaAs基板１面上に、例え
ばW5Si3を厚さ400nｍ程度に被着し、これをパタ
ーニングしてゲート電極３を形成する。本実施例
ではゲート長を約0.6μｍとしている。
ばW5Si3を厚さ400nｍ程度に被着し、これをパタ
ーニングしてゲート電極３を形成する。本実施例
ではゲート長を約0.6μｍとしている。
ゲート電極３をマスクとして、基板１に例えば
Siをエネルギー175keVで、ドーズ量1.7×1013cm
-2程度にイオン注入し、例えば温度750℃、時間
15分間程度の活性化熱処理を行い、不純物濃度が
１×1018cm-3程度のn+形ソース、ドレイン領域４
を形成する。
Siをエネルギー175keVで、ドーズ量1.7×1013cm
-2程度にイオン注入し、例えば温度750℃、時間
15分間程度の活性化熱処理を行い、不純物濃度が
１×1018cm-3程度のn+形ソース、ドレイン領域４
を形成する。
第２図ｂ参照
例えばプラズマ化学気相成長方法（Ｐ−CVD
法）により、SiO2膜５を厚さ例えば300nｍ程度
に、基板１及びゲート電極３上に被着する。
法）により、SiO2膜５を厚さ例えば300nｍ程度
に、基板１及びゲート電極３上に被着する。
n+形ソース、ドレイン領域４上でSiO2膜５に
開口を設け、例えば蒸着法により金ゲルマニウ
ム／金（AuGe／Au）などを用いて、ソース、
ドレイン電極６を形成する。
開口を設け、例えば蒸着法により金ゲルマニウ
ム／金（AuGe／Au）などを用いて、ソース、
ドレイン電極６を形成する。
第２図ｃ参照
形成されたMES FET素子のＫ値、閾値電圧
Vthを測定し、その目的値を実現するために必要
なSiO2膜厚の差を前記第１図等のデータに基づ
いて求め、この膜厚差だけSiO2膜７を堆積する。
前記実施例においては、最初にSiO2膜５を例え
ば300nｍと薄く形成し特性測定後にSiO2膜７を
追加しているが、最初のSiO2膜５を十分に厚く
形成して特性測定後にこれをエツチングしてもよ
い。
Vthを測定し、その目的値を実現するために必要
なSiO2膜厚の差を前記第１図等のデータに基づ
いて求め、この膜厚差だけSiO2膜７を堆積する。
前記実施例においては、最初にSiO2膜５を例え
ば300nｍと薄く形成し特性測定後にSiO2膜７を
追加しているが、最初のSiO2膜５を十分に厚く
形成して特性測定後にこれをエツチングしてもよ
い。
また前記実施例では前後２回の絶縁膜形成に同
一材料を用いているが、組成の異なる絶縁膜を積
層してもよい。
一材料を用いているが、組成の異なる絶縁膜を積
層してもよい。
なお以上の説明はGaAs MES FETを対象と
しているが、GaAs以外の化合物半導体材料、例
えばインジウム燐（InP）、インジウムガリウム
砒素（InGaAs）等を用いた場合にも本発明の効
果を得ることができる。更に、pn接合ゲート形
及び絶縁ゲート形電界効果トランジスタ、或いは
ヘテロ接合を備えた高電子移動度電界効果トラン
ジスタ等についても、本発明の方法により同様の
効果が得られる。
しているが、GaAs以外の化合物半導体材料、例
えばインジウム燐（InP）、インジウムガリウム
砒素（InGaAs）等を用いた場合にも本発明の効
果を得ることができる。更に、pn接合ゲート形
及び絶縁ゲート形電界効果トランジスタ、或いは
ヘテロ接合を備えた高電子移動度電界効果トラン
ジスタ等についても、本発明の方法により同様の
効果が得られる。
以上説明した如く本発明によれば、化合物半導
体電界効果トランジスタのＫ値、閾値電圧を容易
に、かつ的確に補正することが可能となる。これ
により電界効果トランジスタの特性が改善され、
化合物半導体集積回路装置の実用化に大きい効果
が得られる。
体電界効果トランジスタのＫ値、閾値電圧を容易
に、かつ的確に補正することが可能となる。これ
により電界効果トランジスタの特性が改善され、
化合物半導体集積回路装置の実用化に大きい効果
が得られる。
第１図はMES FETの絶縁膜厚等をパラメータ
としＫ値、閾値電圧の相関の例を示す図、第２図
はMES FETにかかる本発明の実施例を示す工程
順模式側断面図、第３図はMES FETの従来例を
示す模式側断面図である。図において、 １は半絶縁性GaAs基板、２はｎ形チヤネル
層、３はW5Si3よりなるゲート電極、４はn+形ソ
ース、ドレイン領域、５は第１のSiO2膜、６は
ソース、ドレイン電極、７は第２のSiO2膜を示
す。
としＫ値、閾値電圧の相関の例を示す図、第２図
はMES FETにかかる本発明の実施例を示す工程
順模式側断面図、第３図はMES FETの従来例を
示す模式側断面図である。図において、 １は半絶縁性GaAs基板、２はｎ形チヤネル
層、３はW5Si3よりなるゲート電極、４はn+形ソ
ース、ドレイン領域、５は第１のSiO2膜、６は
ソース、ドレイン電極、７は第２のSiO2膜を示
す。
Claims (1)
- １ 電界効果トランジスタ素子が形成された化合
物半導体基体上に絶縁膜を設けて、該化合物半導
体基体内の圧電分極を該絶縁膜が及ぼす応力によ
り制御し、該電界効果トランジスタ素子のＫ値及
び閾値電圧の少なくとも一つを補正することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236054A JPS61123187A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236054A JPS61123187A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123187A JPS61123187A (ja) | 1986-06-11 |
| JPH0260060B2 true JPH0260060B2 (ja) | 1990-12-14 |
Family
ID=16995055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59236054A Granted JPS61123187A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123187A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635571A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 化合物半導体装置 |
| JPS63240074A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置 |
| JPH06232170A (ja) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
-
1984
- 1984-11-09 JP JP59236054A patent/JPS61123187A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123187A (ja) | 1986-06-11 |
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