JPH01808A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH01808A JPH01808A JP62-155780A JP15578087A JPH01808A JP H01808 A JPH01808 A JP H01808A JP 15578087 A JP15578087 A JP 15578087A JP H01808 A JPH01808 A JP H01808A
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- Japan
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- fet
- gate width
- current source
- output
- semiconductor substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に関するもので、特にソースフォロ
ワ回路と呼ばれるものに使用される。
ワ回路と呼ばれるものに使用される。
半導体回路の出力バッファには、ソースフォロワ回路と
呼ばれるものが広く用いられている。第４図（ａ）はこ
のような従来回路の一例の回路図で、前段回路１０の出
力信号により動作する出力用の電界効果トランジスタ（
ＦＥＴ）１には、電流源としての電界効果トランジスタ
（ＦＥＴ）２が接続されている。ここで、ＦＥＴ２は半
導体基板上で形成される抵抗などにより代替することも
可能であるが、抵抗値が大きいほど電圧利得が１に近づ
くため望ましく、通常は電界効果トランジスタが用いら
れる。通常、集積回路の電源電圧として使用される電圧
（２〜１０Ｖ）では抵抗値を大きくすることができず、
抵抗値を大きくしようとすると電源電圧が大きくならざ
る得ない。
呼ばれるものが広く用いられている。第４図（ａ）はこ
のような従来回路の一例の回路図で、前段回路１０の出
力信号により動作する出力用の電界効果トランジスタ（
ＦＥＴ）１には、電流源としての電界効果トランジスタ
（ＦＥＴ）２が接続されている。ここで、ＦＥＴ２は半
導体基板上で形成される抵抗などにより代替することも
可能であるが、抵抗値が大きいほど電圧利得が１に近づ
くため望ましく、通常は電界効果トランジスタが用いら
れる。通常、集積回路の電源電圧として使用される電圧
（２〜１０Ｖ）では抵抗値を大きくすることができず、
抵抗値を大きくしようとすると電源電圧が大きくならざ
る得ない。
そこで、一般には第４図（ａ＞の如き回路構成となって
いるが、これは次のような特徴を有している。すなわち
、ソースフォロワ回路は入力インピーダンスが高くて出
力インピーダンスが低く、かつ電圧利得がほぼ１（実際
には１より少し低い。）であることを特徴としている。
いるが、これは次のような特徴を有している。すなわち
、ソースフォロワ回路は入力インピーダンスが高くて出
力インピーダンスが低く、かつ電圧利得がほぼ１（実際
には１より少し低い。）であることを特徴としている。
従って、例えばＩＣにおける増幅回路の出力バッフ７と
して用いれば、前段回路からの信号が電圧振幅がさほど
減衰することなく出力され、かつ負荷の駆動能力を向上
させることができる。
して用いれば、前段回路からの信号が電圧振幅がさほど
減衰することなく出力され、かつ負荷の駆動能力を向上
させることができる。
しかしながら、半導体基板で所定の特性を有するＦＥＴ
を形成することは容易でない。このため、相互コンダク
タンスｇ、の如き素子定数にバラツキが現れ、従って出
力インピーダンスＺ。、にもバラツキが生じてしまう。
を形成することは容易でない。このため、相互コンダク
タンスｇ、の如き素子定数にバラツキが現れ、従って出
力インピーダンスＺ。、にもバラツキが生じてしまう。
このような素子定数のバラツキを補償するため（は、例
えば第４図（ｂ）に示されるようなインピーダンス調整
端子を設けることも考えられる。
えば第４図（ｂ）に示されるようなインピーダンス調整
端子を設けることも考えられる。
これは、ＦＥＴ２のゲート端子をインピーダンス調整端
子に接続し、チップの外部からＦＥＴ２のゲート電位を
可変にすることにより、ＦＥＴ２のゲート・ソース間電
圧Ｖｇ、を調整して相互コンダクタンスｑ ひいては出
力インピーダンスＺ。を調整しようとするものである。
子に接続し、チップの外部からＦＥＴ２のゲート電位を
可変にすることにより、ＦＥＴ２のゲート・ソース間電
圧Ｖｇ、を調整して相互コンダクタンスｑ ひいては出
力インピーダンスＺ。を調整しようとするものである。
しかしながら、このようにするとインピーダンス調整端
子に雑音（ノイズ）が重畳されやすく、出力インピーダ
ンスＺ。を安定化することが難しくなる。
子に雑音（ノイズ）が重畳されやすく、出力インピーダ
ンスＺ。を安定化することが難しくなる。
そこで本発明は、半導体基板に形成される電流源用のＦ
ＥＴの素子定数にバラツキが生じても、容易に出力イン
ピーダンスを調整することができ、しかも雑音に対して
も安定な半導体回路を提供することを目的とする。
ＥＴの素子定数にバラツキが生じても、容易に出力イン
ピーダンスを調整することができ、しかも雑音に対して
も安定な半導体回路を提供することを目的とする。
本発明に係る半導体回路は、半導体基板と、所定の前段
回路からの信号を入力して動作するよう半導体基板に形
成された出力用ＦＥＴと、この出力用ＦＥＴのソース端
子にそれぞれのドレイン端子が接続され、かつそれぞれ
のゲート端子とドレイン端子が短絡されて半導体基板に
形成された少な、くとも２つの電流源用ＦＥＴとを備え
、上記の少なくとも２つの電流源用ＦＥＴのドレイン端
子のうちの少なくとも１つが選択されて電源端子に接続
されていることを特徴とする。
回路からの信号を入力して動作するよう半導体基板に形
成された出力用ＦＥＴと、この出力用ＦＥＴのソース端
子にそれぞれのドレイン端子が接続され、かつそれぞれ
のゲート端子とドレイン端子が短絡されて半導体基板に
形成された少な、くとも２つの電流源用ＦＥＴとを備え
、上記の少なくとも２つの電流源用ＦＥＴのドレイン端
子のうちの少なくとも１つが選択されて電源端子に接続
されていることを特徴とする。
本発明に係る半導体回路は、以上の通りに構成されるの
で、半導体基板に形成された少なくとも２つの電流源用
ＦＥＴから、所望のものを少なくとも１つ選択して出力
用ＦＥＴに接続することにより、素子定数のバラツキを
補償して出力インピーダンスの調整をすることが可能に
なる。
で、半導体基板に形成された少なくとも２つの電流源用
ＦＥＴから、所望のものを少なくとも１つ選択して出力
用ＦＥＴに接続することにより、素子定数のバラツキを
補償して出力インピーダンスの調整をすることが可能に
なる。
以下、添付図面の第１図ないし第３図を参照して、本発
明のいくつかの実施例を説明する。なお、図面の説明に
おいて同一の要素には同一の符号を付し、重複する説明
を省略する。
明のいくつかの実施例を説明する。なお、図面の説明に
おいて同一の要素には同一の符号を付し、重複する説明
を省略する。
まず、実施例の具体的な説明に先立って、本発明の詳細
な説明すると次のようになる。一般に、第２図のような
ソースフォロワ回路における出力インピーダンスＺ。は
、ＦＥＴ２を理想的な定電流源とみなすと、 Ｚｏ〜、１ ／ （ｇｍ１＋ ｇｄｓｌ ）
”・（１）と表わすことができる。ここで、ｑＩＩｌｌ
はＦＥＴ１の相互コンダクタンスであり、’ ｄｓｌは
ＦＥＴ１のドレインコンダクタンスである。そして、痛
常はｇｌｌｌｌ〉Ｑ ｄｓｌであるので、出力インピー
ダンスＺｏの値がどのようなものとなるかについては、
相互コンダクタンスｇＩＩ１１が支配的な要因となる。
な説明すると次のようになる。一般に、第２図のような
ソースフォロワ回路における出力インピーダンスＺ。は
、ＦＥＴ２を理想的な定電流源とみなすと、 Ｚｏ〜、１ ／ （ｇｍ１＋ ｇｄｓｌ ）
”・（１）と表わすことができる。ここで、ｑＩＩｌｌ
はＦＥＴ１の相互コンダクタンスであり、’ ｄｓｌは
ＦＥＴ１のドレインコンダクタンスである。そして、痛
常はｇｌｌｌｌ〉Ｑ ｄｓｌであるので、出力インピー
ダンスＺｏの値がどのようなものとなるかについては、
相互コンダクタンスｇＩＩ１１が支配的な要因となる。
すなわち、上記の（１）式はＺ。〜１／ｇＩ１１１と表
わすことができる。
わすことができる。
で表わすことができる。ここで、Ｋ１は比例定数であり
、Ｗ、１はＦＥＴ１のゲート幅であり、■０，１はＦＥ
ＴＩのゲート・ソース電圧であり、ｖｔｈｌはＦＥＴ１
のしきい値電圧である。そして、ゲート・ソース電圧■
。、１はしきい値電圧Ｖｔｈ１に比べて大きいので、ド
レイン電流■ｄの値がどのようなものとなるかについて
は、ゲート・ソース電圧Ｖ０，１が支配的な要因となる
。
、Ｗ、１はＦＥＴ１のゲート幅であり、■０，１はＦＥ
ＴＩのゲート・ソース電圧であり、ｖｔｈｌはＦＥＴ１
のしきい値電圧である。そして、ゲート・ソース電圧■
。、１はしきい値電圧Ｖｔｈ１に比べて大きいので、ド
レイン電流■ｄの値がどのようなものとなるかについて
は、ゲート・ソース電圧Ｖ０，１が支配的な要因となる
。
そこで、上記の（１） 、 （２）式より４９互コンダ
ンタンスｇ１．Ｉ１１とドレイン電流■ｄの関係を求め
ると、ｇｍ １−ａ Ｉ ｄ／ ｃ７ Ｖ ｇｓｌとな
る。
ンタンスｇ１．Ｉ１１とドレイン電流■ｄの関係を求め
ると、ｇｍ １−ａ Ｉ ｄ／ ｃ７ Ｖ ｇｓｌとな
る。
従って、上記（３）式よりドレイン電流Ｉｄを制御すれ
ば相互コンダクタンスｇｍ１を制御できることがわかり
、ざらに前述の（１）式より相互コンダクタンスｇＩＩ
１１を制御すれば出力インピーダンスＺｏを制御できる
ことがわかる。
ば相互コンダクタンスｇｍ１を制御できることがわかり
、ざらに前述の（１）式より相互コンダクタンスｇＩＩ
１１を制御すれば出力インピーダンスＺｏを制御できる
ことがわかる。
一方、ドレイン電流Ｉｄについては、ＦＥＴ２となる。
ここで、Ｋ２は比例定数であり、Ｗｇ２はＦＥＴ２のゲ
ート幅で必り、Ｖｔｈ２はＦＥＴ２のしぎい１直電圧で
おる。従って、上記（４）式よりドレイン電流１ｄ、は
ＦＥＴ２のゲート幅Ｗｇ２に比例することになる。
ート幅で必り、Ｖｔｈ２はＦＥＴ２のしぎい１直電圧で
おる。従って、上記（４）式よりドレイン電流１ｄ、は
ＦＥＴ２のゲート幅Ｗｇ２に比例することになる。
以上の結果、ＦＥＴ２のゲート幅Ｗｇ２を大きくすれば
出力インピーダンスＺ。を小さくすることができ、逆に
ＦＥＴ２のゲート幅Ｗｇ２を小さくすれば出力インピー
ダンスＺ。を大きくすることができることがわかる。本
発明はこれを利用するものであって、ＦＥＴ２のゲート
幅を等励時に調整することにより、出力インピーダンス
Ｚ。を調整しようとするもので必る。すなわち、第３図
に示されるように、ＦＥＴ２のゲート幅Ｗ、２が例えば
１５０μｍで必るときに、平均的には（ｇ、＝１００％
（平均値）のときには）出力インピーダンスＺ。とじて
５０Ωのものが得られるときでも、相互コンダクタンス
ｇ、に±３０％のバラツキが必ると出力インピーダンス
Ｚ。には、同図中の記号Ａにて示すだけのバラツキが現
れる。そこで、相互コンダクタンスｇ、が小さくなる方
向にバラツキをもったときには、ＦＥＴ２のゲート幅Ｗ
ｇ２を１４０μｍ、１３０μｍ・・・へど等励時に狭く
し、相互コンダクタンスｇ、が大きくなる方向にバラツ
キをもったときには、ＦＥＴ２のゲート幅Ｗｇ１を１６
０μｍ、１７０μｍ・・・へと等励時に広くしていく。
出力インピーダンスＺ。を小さくすることができ、逆に
ＦＥＴ２のゲート幅Ｗｇ２を小さくすれば出力インピー
ダンスＺ。を大きくすることができることがわかる。本
発明はこれを利用するものであって、ＦＥＴ２のゲート
幅を等励時に調整することにより、出力インピーダンス
Ｚ。を調整しようとするもので必る。すなわち、第３図
に示されるように、ＦＥＴ２のゲート幅Ｗ、２が例えば
１５０μｍで必るときに、平均的には（ｇ、＝１００％
（平均値）のときには）出力インピーダンスＺ。とじて
５０Ωのものが得られるときでも、相互コンダクタンス
ｇ、に±３０％のバラツキが必ると出力インピーダンス
Ｚ。には、同図中の記号Ａにて示すだけのバラツキが現
れる。そこで、相互コンダクタンスｇ、が小さくなる方
向にバラツキをもったときには、ＦＥＴ２のゲート幅Ｗ
ｇ２を１４０μｍ、１３０μｍ・・・へど等励時に狭く
し、相互コンダクタンスｇ、が大きくなる方向にバラツ
キをもったときには、ＦＥＴ２のゲート幅Ｗｇ１を１６
０μｍ、１７０μｍ・・・へと等励時に広くしていく。
これによって、出力インピーダンスＺ。
の調整が可能になる。
次に、第１図を参照して本発明の一実施例を説明する。
第１図は実施例の回路図である。図示の通り、出力用の
ＦＥＴ１のソース端子には、５個の電流源用ＦＥＴ２１
〜２５が並列に接続されている。
ＦＥＴ１のソース端子には、５個の電流源用ＦＥＴ２１
〜２５が並列に接続されている。
そして、ＦＥＴ２’ｌ〜２５のそれぞれのゲート・ソー
ス間は短絡されており、それぞれのソース端子は負の電
源端子Ｖ 〜Ｖ、３５に導かれている。
ス間は短絡されており、それぞれのソース端子は負の電
源端子Ｖ 〜Ｖ、３５に導かれている。
ＳＩ
ここで、ＦＥＴ２１のゲート幅Ｗ、２１は例えばＷ、２
１＝ １３０ ！ｌ ｍとなっており、ＦＥＴ２２〜２
４のゲート幅Ｗｇ２２〜Ｗ９２５は、例えばＷＣｌ２２
の電源端子Ｖ３，１をまず電源に接続し、次にＦＥＴ２
２〜２５についての負の電源端子■３３２〜■８，５を
選択的に電源に接続することで、全体のゲート幅Ｗｇ２
を等励時に変更できる。すなわち、例えば負の電源端子
Ｖ、３２のみを選択すれば、全体のゲート幅Ｗｇ２は Ｗｇ２＝Ｗｇ２１＋Ｗｇ２２ ＝ （１３０＋１０＞ μｍ ＝１４０Ｉ１ｍ となり、全ての負の電源端子ＶＳＳ２〜Ｖ８，５を選択
すれば、全体のゲート幅をＷｇ２は ｗｇ２＝Ｗｇ２１ ＋ｗｇ２２ ＋ｗｇ２３ ＋ｗｇ２
４ ＋ｗｇ２５＝ （１３０＋１０Ｘ４） μｍ −１７０μｍ となる。従って、等励時なゲート幅を１３０〜１７０μ
ｍの範囲で変更でき、相互コンダクタンスｑ を調整し
て出力インピーダンスＺ。を調整することができる。
１＝ １３０ ！ｌ ｍとなっており、ＦＥＴ２２〜２
４のゲート幅Ｗｇ２２〜Ｗ９２５は、例えばＷＣｌ２２
の電源端子Ｖ３，１をまず電源に接続し、次にＦＥＴ２
２〜２５についての負の電源端子■３３２〜■８，５を
選択的に電源に接続することで、全体のゲート幅Ｗｇ２
を等励時に変更できる。すなわち、例えば負の電源端子
Ｖ、３２のみを選択すれば、全体のゲート幅Ｗｇ２は Ｗｇ２＝Ｗｇ２１＋Ｗｇ２２ ＝ （１３０＋１０＞ μｍ ＝１４０Ｉ１ｍ となり、全ての負の電源端子ＶＳＳ２〜Ｖ８，５を選択
すれば、全体のゲート幅をＷｇ２は ｗｇ２＝Ｗｇ２１ ＋ｗｇ２２ ＋ｗｇ２３ ＋ｗｇ２
４ ＋ｗｇ２５＝ （１３０＋１０Ｘ４） μｍ −１７０μｍ となる。従って、等励時なゲート幅を１３０〜１７０μ
ｍの範囲で変更でき、相互コンダクタンスｑ を調整し
て出力インピーダンスＺ。を調整することができる。
本発明は上記の実施例に限定されるものではなく、種々
の変形が可能でおる。
の変形が可能でおる。
例えば、ゲート幅調整用のＦＥＴは４個に限らず、１個
以上であれば何個であってもよい。また、調整用のＦＥ
Ｔのゲート幅は、それぞれ異なるように設定してもよい
。
以上であれば何個であってもよい。また、調整用のＦＥ
Ｔのゲート幅は、それぞれ異なるように設定してもよい
。
以上、詳細に説明した通り本発明では、半導体基板に形
成された少なくとも２つの電流源用ＦＥＴから、所望の
ものを少なくとも１つ選択して出力用ＦＥＴに接続する
ことにより、電流源用ＦＥＴのゲート幅を等励時に変え
ることが可能なので、半導体基板に、形成される電流源
用のＦＥＴの素子定数にバラツキが生じても、容易に出
力インピーダンスを調整することができ、しかも雑音に
対しても安定な半導体回路を提供することができる。
成された少なくとも２つの電流源用ＦＥＴから、所望の
ものを少なくとも１つ選択して出力用ＦＥＴに接続する
ことにより、電流源用ＦＥＴのゲート幅を等励時に変え
ることが可能なので、半導体基板に、形成される電流源
用のＦＥＴの素子定数にバラツキが生じても、容易に出
力インピーダンスを調整することができ、しかも雑音に
対しても安定な半導体回路を提供することができる。
第１図は本発明の一実施例に係る半導体回路の回路図、
第２図は本発明の詳細な説明する回路図、第３図はゲー
ト幅と出力インピーダンスの関係の説明図、第４図は従
来技術を説明する回路図ある。 Ｆ Ｅ Ｔ １・・・出力用電界効果トランジスタ、Ｆ
ＥＴ２．ＦＥＴ２１〜ＦＥＴ２５・・・電流源用電界効
果トランジスタ。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹原理の説明図 第 ２ 図 ヨＲヤ入１−＼入ＫＮｑ （ａ＞ 従来ｊ 第 ４ （ｂ） 回路 図
第２図は本発明の詳細な説明する回路図、第３図はゲー
ト幅と出力インピーダンスの関係の説明図、第４図は従
来技術を説明する回路図ある。 Ｆ Ｅ Ｔ １・・・出力用電界効果トランジスタ、Ｆ
ＥＴ２．ＦＥＴ２１〜ＦＥＴ２５・・・電流源用電界効
果トランジスタ。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹原理の説明図 第 ２ 図 ヨＲヤ入１−＼入ＫＮｑ （ａ＞ 従来ｊ 第 ４ （ｂ） 回路 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、所定の前段回路からの信号を入力し
て動作するよう前記半導体基板に形成された出力用ＦＥ
Ｔと、この出力用ＦＥＴのソース端子にそれぞれのドレ
イン端子が接続され、かつそれぞれのゲート端子とドレ
イン端子が短絡されて前記半導体基板に形成された少な
くとも２つの電流源用ＦＥＴとを備え、前記少なくとも
２つの電流源用ＦＥＴのドレイン端子のうちの少なくと
も１つが選択されて電源端子に接続されていることを特
徴とする半導体回路。 ２、前記少なくとも２つの電流源用ＦＥＴは、所定ゲー
ト幅の１つのＦＥＴと、このＦＥＴよりゲート幅の狭い
少なくとも１つのＦＥＴとを含み、少なくとも前記所定
ゲート幅のＦＥＴが前記電源端子に接続されていること
を特徴とする特許請求の範囲第１項記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15578087A JPS64808A (en) | 1987-06-23 | 1987-06-23 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15578087A JPS64808A (en) | 1987-06-23 | 1987-06-23 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01808A true JPH01808A (ja) | 1989-01-05 |
| JPS64808A JPS64808A (en) | 1989-01-05 |
Family
ID=15613246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15578087A Pending JPS64808A (en) | 1987-06-23 | 1987-06-23 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS64808A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927618B2 (en) | 2001-11-28 | 2005-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| CN101257284B (zh) * | 2002-01-17 | 2011-10-19 | 株式会社半导体能源研究所 | 半导体器件 |
| JP2003283271A (ja) | 2002-01-17 | 2003-10-03 | Semiconductor Energy Lab Co Ltd | 電気回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5892141A (ja) * | 1981-11-26 | 1983-06-01 | Nec Corp | 集積回路装置 |
| JPS59200525A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | エミツタ・フオロワ回路 |
| JPS6165624A (ja) * | 1984-09-07 | 1986-04-04 | Nec Corp | 電界効果型半導体装置 |
-
1987
- 1987-06-23 JP JP15578087A patent/JPS64808A/ja active Pending
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