JPH0193164A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0193164A JPH0193164A JP62250519A JP25051987A JPH0193164A JP H0193164 A JPH0193164 A JP H0193164A JP 62250519 A JP62250519 A JP 62250519A JP 25051987 A JP25051987 A JP 25051987A JP H0193164 A JPH0193164 A JP H0193164A
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- Japan
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- wiring
- ram
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- semiconductor integrated
- integrated circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000872 buffer Substances 0.000 abstract description 17
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にＲＡＭ、Ｒ
ＯＭ、ＰＬＡ等の大規模ブロックをなす記憶回路のどれ
か一つ、または複数を含んでいる半導体集積回路装置に
関する。
ＯＭ、ＰＬＡ等の大規模ブロックをなす記憶回路のどれ
か一つ、または複数を含んでいる半導体集積回路装置に
関する。
第３図は従来のＲＡＭを含む半導体集積回路装置のチッ
プの一例の平面図である。第３図め半導体集積回路装置
において、ＲＡＭ・ｍｌはチップ２の下辺の入出力バッ
ファＢ、〜Ｂ６の上に、論理回路Ｃ１〜Ｃ７と入出力バ
ッファＢ、〜Ｂ６とを結ぶ配線！ｌ〜１６のための配線
チャンネルｄ１の距離だけ離れたところに配置されてい
る。
プの一例の平面図である。第３図め半導体集積回路装置
において、ＲＡＭ・ｍｌはチップ２の下辺の入出力バッ
ファＢ、〜Ｂ６の上に、論理回路Ｃ１〜Ｃ７と入出力バ
ッファＢ、〜Ｂ６とを結ぶ配線！ｌ〜１６のための配線
チャンネルｄ１の距離だけ離れたところに配置されてい
る。
さらに論理回路Ｃ，−，−Ｃ，はＲＡＭ−ｍｌから配線
チャンネルｄ２の距離だけ離れた所に配置されている。
チャンネルｄ２の距離だけ離れた所に配置されている。
第３図に示す半導体集積回路装置は、金属２層配線で構
成されたチップであり、横方向配線は第１層の金属配線
、縦方向配線は第２層の金属配線である。
成されたチップであり、横方向配線は第１層の金属配線
、縦方向配線は第２層の金属配線である。
上述した従来の金属２層配線による、ＲＡＭ・ｍｌを含
む半導体集積回路装置はＲＡＭ単体の集積度を高めるた
め、ＲＡＭ−ｍｌの内部に入出力バッファＢ１〜Ｂ６と
論理回路０１〜Ｃ１を結ぶ配線を縦方向にも横方向にも
通過させる領域が全く存在しない（ＲＯＭ、ＰＬＡを含
む半導体集積回路装置も同様）。
む半導体集積回路装置はＲＡＭ単体の集積度を高めるた
め、ＲＡＭ−ｍｌの内部に入出力バッファＢ１〜Ｂ６と
論理回路０１〜Ｃ１を結ぶ配線を縦方向にも横方向にも
通過させる領域が全く存在しない（ＲＯＭ、ＰＬＡを含
む半導体集積回路装置も同様）。
従って、ＲＡＭ −ｍｌをはさんで配置されている論理
回路０１〜ｃｏと人出力バッファＢ、〜Ｂ６を結ぶ配線
は、ＲＡＭ−ｍｌと入出力バッファＢ１〜Ｂ６との間、
ＲＡＭ−ｍｌと論理回路ＣＩとの間にＲＡＭ −ｍｌを
迂回するための横方向配線が走るため、配線チャンネル
領域ｃｔ、 １ｄ２が大きくなってしまうという欠点
がある。
回路０１〜ｃｏと人出力バッファＢ、〜Ｂ６を結ぶ配線
は、ＲＡＭ−ｍｌと入出力バッファＢ１〜Ｂ６との間、
ＲＡＭ−ｍｌと論理回路ＣＩとの間にＲＡＭ −ｍｌを
迂回するための横方向配線が走るため、配線チャンネル
領域ｃｔ、 １ｄ２が大きくなってしまうという欠点
がある。
また、配線がＲＡＭ −ｍｌを迂回することにより、配
線長が長くなり伝達遅延時間が大きくなってしまうとい
う欠点もある。
線長が長くなり伝達遅延時間が大きくなってしまうとい
う欠点もある。
本発明の半導体集積回路装置は、記憶回路を有し、この
記憶回路を挟んで複数の回路が配置され、横方向の配線
は第１の層に設けられ、縦方向の配線は第２の層に設け
られる半導体集積回路装置において、前記記憶回路を挟
んで配置された回路間を接続する配線が前記記憶回路を
貫通して設けられたことを特徴とする。
記憶回路を挟んで複数の回路が配置され、横方向の配線
は第１の層に設けられ、縦方向の配線は第２の層に設け
られる半導体集積回路装置において、前記記憶回路を挟
んで配置された回路間を接続する配線が前記記憶回路を
貫通して設けられたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のＲＡＭを含んだ半導体集積
回路装置のチップ１の平面図である。第１図において、
ＲＡＭ −ｍ １ ’はＲＡＭ内部を貫通できる縦方向
の配線スペースを有しており、人出力バッファＢ、〜Ｂ
６の上部に配線チャンネルｄ１′をはさんで配置されて
いる。論理回路０１〜Ｃ１と入出力バッファＢ、−８６
を結ぶ配線ｌｒ′〜ｌｂ’はＲＡＭ −ｍ １ ’に予
め用意されている配線スペースを使用して設けられる。
回路装置のチップ１の平面図である。第１図において、
ＲＡＭ −ｍ １ ’はＲＡＭ内部を貫通できる縦方向
の配線スペースを有しており、人出力バッファＢ、〜Ｂ
６の上部に配線チャンネルｄ１′をはさんで配置されて
いる。論理回路０１〜Ｃ１と入出力バッファＢ、−８６
を結ぶ配線ｌｒ′〜ｌｂ’はＲＡＭ −ｍ １ ’に予
め用意されている配線スペースを使用して設けられる。
また、第２図は第１図の破線で囲んだ領域Ａの概略拡大
図であり、配線１．１〜！６′の１本が通過するための
配線チャンネルの大きさをり。とじている。
図であり、配線１．１〜！６′の１本が通過するための
配線チャンネルの大きさをり。とじている。
ここで、第３図に示す配線チャンネルｄ１〜ｄ４＋第４
＋に示す配線チャンネルｄ１′〜ｄ４′の大きさをそれ
ぞれＤ１〜Ｄ４．Ｄｌ’〜Ｄ４′とするとし、第１図の
チップ１と第４図のチップ２を例にとると、配線チャン
ネルの大きさの横方向の合計は、次の（１）式に示すよ
うにチップ１とチップ２とで等しい。
＋に示す配線チャンネルｄ１′〜ｄ４′の大きさをそれ
ぞれＤ１〜Ｄ４．Ｄｌ’〜Ｄ４′とするとし、第１図の
チップ１と第４図のチップ２を例にとると、配線チャン
ネルの大きさの横方向の合計は、次の（１）式に示すよ
うにチップ１とチップ２とで等しい。
Ｄ３ ’ ＋Ｄ４ ’ ＋６ＸＤＩ）＝０３＋Ｄ４−（
１）一方、配線チャンネルの縦方向の大きさについては
、チップ２では配線チャンネルｄ１の領域に配線３本分
のスペースを要しており、配線チャンネルｄ２の領域に
配線２本分のスペースを要している。ところが、チップ
１では配線チャンネルｄ１’＋配線チャンネルｄ２′共
、１本分のスペースで配線することができ、次の（２）
式のような関係が成立する。
１）一方、配線チャンネルの縦方向の大きさについては
、チップ２では配線チャンネルｄ１の領域に配線３本分
のスペースを要しており、配線チャンネルｄ２の領域に
配線２本分のスペースを要している。ところが、チップ
１では配線チャンネルｄ１’＋配線チャンネルｄ２′共
、１本分のスペースで配線することができ、次の（２）
式のような関係が成立する。
ＤＩ ’ ＋Ｄ２ ’ ＜ＤＩ 十Ｄ２ ・
・・（２）ＲＡＭ −ｍ １ ’とＲＡＭ −ｍｌの横
方向の大きさの関係は、 （ＲＡＭ −ｍ １ ’の横方向の大きさ）−６ＸＤ（
、＝ （ＲＡＭ−ｍｌの横方向の大きさ）・・・（３） であり、配線チャンネルの大きさＤ□〜Ｄ４＋Ｄ１′〜
Ｄ４′以外のチップサイズを決定する要素（例えば人出
力バッファＢｌ〜Ｂ６の大きさ。
・・（２）ＲＡＭ −ｍ １ ’とＲＡＭ −ｍｌの横
方向の大きさの関係は、 （ＲＡＭ −ｍ １ ’の横方向の大きさ）−６ＸＤ（
、＝ （ＲＡＭ−ｍｌの横方向の大きさ）・・・（３） であり、配線チャンネルの大きさＤ□〜Ｄ４＋Ｄ１′〜
Ｄ４′以外のチップサイズを決定する要素（例えば人出
力バッファＢｌ〜Ｂ６の大きさ。
論理回路Ｃｎ−１とＣｆｉの間隔等）にチップ１とチッ
プ２とで全く差がないとすれば、チップ１とチップ２と
において（１）式により横方向のチップサイズは同じで
あるが、縦方向のチップサイズは（２）式により、（Ｄ
ｉ Ｄ２） （Ｄ□′＋Ｄ２’）、つまり横方向
配線３本分だけチップ１の方が小さくなる。
プ２とで全く差がないとすれば、チップ１とチップ２と
において（１）式により横方向のチップサイズは同じで
あるが、縦方向のチップサイズは（２）式により、（Ｄ
ｉ Ｄ２） （Ｄ□′＋Ｄ２’）、つまり横方向
配線３本分だけチップ１の方が小さくなる。
なお、ＲＡＭ −ｍ １ ’を貫通する配線を介して論
理回路０１〜Ｃ１と入出力バッフアロ工〜Ｂ６を接続す
るため、人出力バッファＢ１−８６に接続される論理回
路Ｃ１〜Ｃｆｉの端子とＲＡＭ −ｍ１′を貫通する配
線パタンを入出力バッファＢ１〜Ｂ６の端子の真上に対
応するように位置させれば、人出力バッファＢ１〜Ｂ６
がら論理回路Ｃ□〜Ｃｆｉまでの配線を縦方向の配線の
みで構成する事ができる。従って、条件が揃えば、理想
的にはＲＡＭと人出力バッファ間には横方向配線は存在
しないようにすることができる。
理回路０１〜Ｃ１と入出力バッフアロ工〜Ｂ６を接続す
るため、人出力バッファＢ１−８６に接続される論理回
路Ｃ１〜Ｃｆｉの端子とＲＡＭ −ｍ１′を貫通する配
線パタンを入出力バッファＢ１〜Ｂ６の端子の真上に対
応するように位置させれば、人出力バッファＢ１〜Ｂ６
がら論理回路Ｃ□〜Ｃｆｉまでの配線を縦方向の配線の
みで構成する事ができる。従って、条件が揃えば、理想
的にはＲＡＭと人出力バッファ間には横方向配線は存在
しないようにすることができる。
また、半導体集積回路装置の設計において、上述のよう
にＲＡＭ内に予め縦方向に貫通する複数の配線スペース
のみを設けておき、これら配線スペースに必要に応じて
入出力バッファと論理回路を接続する配線を配置するよ
うにしてもよいし、あるいは、ＲＡＭ内に予め縦方向に
貫通する複数の配線を設けておき、これら配線の上端お
よび下端を必要に応じて人出力バッファおよび論理回路
に接続するようにしてもよい。
にＲＡＭ内に予め縦方向に貫通する複数の配線スペース
のみを設けておき、これら配線スペースに必要に応じて
入出力バッファと論理回路を接続する配線を配置するよ
うにしてもよいし、あるいは、ＲＡＭ内に予め縦方向に
貫通する複数の配線を設けておき、これら配線の上端お
よび下端を必要に応じて人出力バッファおよび論理回路
に接続するようにしてもよい。
以上説明したように本発明はＲＡＭ等の大規模ブロック
をなす記憶回路の内部を貫通する配線を設置することに
より、記憶回路をはさんで配置されたブロック間の配線
を記憶回路を迂回せずに記憶回路の内部を通して配線す
ることができる。従って余分な配線スペースを極力おさ
え、一部の配線長の増加を防ぐことができるのでチップ
の集積度は高まり、伝達遅延時間の悪化を防ぐという効
果がある。
をなす記憶回路の内部を貫通する配線を設置することに
より、記憶回路をはさんで配置されたブロック間の配線
を記憶回路を迂回せずに記憶回路の内部を通して配線す
ることができる。従って余分な配線スペースを極力おさ
え、一部の配線長の増加を防ぐことができるのでチップ
の集積度は高まり、伝達遅延時間の悪化を防ぐという効
果がある。
第１図は本発明の一実施例の平面図、第２図は第１図の
領域Ａの拡大図、第３図は従来のＲＡＭを含んだ半導体
集積回路の概略平面図である。 Ｂｌ、Ｂ２〜Ｂ６・・・入出カバ・ソファ、ｆｆｌ
ｒｌｚ〜１６ ｒ １！ １ ’ ＋ １２′〜！！６
′・・・配線、ＣＩ ＋ Ｃ２〜Ｃｎ ・・’論理回路
、ｍｌ、ｍｌ’、−ＲＡＭ、ｄｌ 、ｄ２．ｄ３．ｄ４
．ｄｌ ’ 、ｄ２’ 。 ｄ３’ 、ｄ４’・・・配線チャンネル。
領域Ａの拡大図、第３図は従来のＲＡＭを含んだ半導体
集積回路の概略平面図である。 Ｂｌ、Ｂ２〜Ｂ６・・・入出カバ・ソファ、ｆｆｌ
ｒｌｚ〜１６ ｒ １！ １ ’ ＋ １２′〜！！６
′・・・配線、ＣＩ ＋ Ｃ２〜Ｃｎ ・・’論理回路
、ｍｌ、ｍｌ’、−ＲＡＭ、ｄｌ 、ｄ２．ｄ３．ｄ４
．ｄｌ ’ 、ｄ２’ 。 ｄ３’ 、ｄ４’・・・配線チャンネル。
Claims (1)
- 記憶回路を有し、この記憶回路を挟んで複数の回路が配
置され、横方向の配線は第１の層に設けられ、縦方向の
配線は第２の層に設けられる半導体集積回路装置におい
て、前記記憶回路を挟んで配置された回路間を接続する
配線が前記記憶回路を貫通して設けられたことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250519A JPH0193164A (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250519A JPH0193164A (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193164A true JPH0193164A (ja) | 1989-04-12 |
Family
ID=17209100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250519A Pending JPH0193164A (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326706A (ja) * | 1992-04-02 | 1993-12-10 | Nec Corp | 集積回路の配線設計法 |
-
1987
- 1987-10-02 JP JP62250519A patent/JPH0193164A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326706A (ja) * | 1992-04-02 | 1993-12-10 | Nec Corp | 集積回路の配線設計法 |
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