JPH0590409A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0590409A JPH0590409A JP24865491A JP24865491A JPH0590409A JP H0590409 A JPH0590409 A JP H0590409A JP 24865491 A JP24865491 A JP 24865491A JP 24865491 A JP24865491 A JP 24865491A JP H0590409 A JPH0590409 A JP H0590409A
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 229910052782 aluminium Inorganic materials 0.000 abstract description 37
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 37
- 239000010410 layer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 6
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路における配線領域の面積を縮小
する。 【構成】ポリシリコン層，２層のアルミ層を有する半導
体集積回路におけるマクロブロック１１〜１４をポリシ
リコンと第１アルミ配線で構成し、マクロブロック１１
〜１４間をマクロブロック内部に設けた入出力端子１６
を介して第２アルミ配線１８〜２４をマクロブロック上
を通して交差することなく結線する。
する。 【構成】ポリシリコン層，２層のアルミ層を有する半導
体集積回路におけるマクロブロック１１〜１４をポリシ
リコンと第１アルミ配線で構成し、マクロブロック１１
〜１４間をマクロブロック内部に設けた入出力端子１６
を介して第２アルミ配線１８〜２４をマクロブロック上
を通して交差することなく結線する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に多層の金属配線を用いたポリシリコンゲートＣ
ＭＯＳ半導体集積回路の配線構造に関する。
し、特に多層の金属配線を用いたポリシリコンゲートＣ
ＭＯＳ半導体集積回路の配線構造に関する。
【０００２】
【従来の技術】図３は従来のポリシリコン１層、アルミ
ニウム（以下アルミという）２層の配線を有する半導体
集積回路のブロック図である。ここで、集積回路を構成
する回路ブロック１１〜１４はマクロブロックと呼ば
れ、回路全体を機能単位で分割したブロックである。こ
れらマクロブロック１１〜１４はＮＡＮＤ，ＮＯＲ等の
基本的な論理ブロックにより構成されるが、使用される
配線層はポリシリコン配線と第１アルミ線だけである。
また、入出力端子１６は、マクロブロック１１〜１４の
平行な二辺上に第２アルミ配線により設けている。
ニウム（以下アルミという）２層の配線を有する半導体
集積回路のブロック図である。ここで、集積回路を構成
する回路ブロック１１〜１４はマクロブロックと呼ば
れ、回路全体を機能単位で分割したブロックである。こ
れらマクロブロック１１〜１４はＮＡＮＤ，ＮＯＲ等の
基本的な論理ブロックにより構成されるが、使用される
配線層はポリシリコン配線と第１アルミ線だけである。
また、入出力端子１６は、マクロブロック１１〜１４の
平行な二辺上に第２アルミ配線により設けている。
【０００３】集積回路は、マクロブロック１１〜１４を
結線することで完成するが、マクロブロック間の配線は
数ｍｍにもおよぶ長さになるので、抵抗の小さい第１ア
ルミ配線および２アルミ配線を用いて信号の遅延を抑え
ている。図において、マクロブロック１１〜１４の入出
力端子１６からの引き出し線４１または引出し線４１と
同方向のマクロブロック間の配線４２は第２アルミ配線
であり、また引き出し線４１と直交する方向の配線４３
は第１アルミ配線であり、これら２方向の配線を第１−
第２アルミコンタクト４４で接続してマクロブロック１
１〜１４間を結線する。
結線することで完成するが、マクロブロック間の配線は
数ｍｍにもおよぶ長さになるので、抵抗の小さい第１ア
ルミ配線および２アルミ配線を用いて信号の遅延を抑え
ている。図において、マクロブロック１１〜１４の入出
力端子１６からの引き出し線４１または引出し線４１と
同方向のマクロブロック間の配線４２は第２アルミ配線
であり、また引き出し線４１と直交する方向の配線４３
は第１アルミ配線であり、これら２方向の配線を第１−
第２アルミコンタクト４４で接続してマクロブロック１
１〜１４間を結線する。
【０００４】このとき、第１アルミ配線はマクロブロッ
ク１１〜１４内部で使用しているので、マクロブロック
間の第１アルミ配線４３はマクロブロック１１〜１４同
志の間を通過する。また、マクロブロック１１〜１４内
部には、第２アルミ配線を使用していないので、マクロ
ブロック反対側へ回る配線４５は第２アルミ配線を使用
してマクロブロック１４上を通過させ配線長を短くす
る。
ク１１〜１４内部で使用しているので、マクロブロック
間の第１アルミ配線４３はマクロブロック１１〜１４同
志の間を通過する。また、マクロブロック１１〜１４内
部には、第２アルミ配線を使用していないので、マクロ
ブロック反対側へ回る配線４５は第２アルミ配線を使用
してマクロブロック１４上を通過させ配線長を短くす
る。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路の配線では、マクロブロック間の配線に使われる第
２アルミ配線は入出力端子１６からの引出し配線４１と
なるので使用量が少なく、配線の大部分が第１アルミ配
線となる。第１アルミ配線はマクロブロック内部で使用
しているため、マクロブロック間配線の大部分はマクロ
ブロックと異なる領域を配線領域として経験的には全体
の５０〜７５％程度となり、半導体集積回路の面積が大
きくなるという問題点があった。
回路の配線では、マクロブロック間の配線に使われる第
２アルミ配線は入出力端子１６からの引出し配線４１と
なるので使用量が少なく、配線の大部分が第１アルミ配
線となる。第１アルミ配線はマクロブロック内部で使用
しているため、マクロブロック間配線の大部分はマクロ
ブロックと異なる領域を配線領域として経験的には全体
の５０〜７５％程度となり、半導体集積回路の面積が大
きくなるという問題点があった。
【０００６】本発明の目的は、このような問題を解決
し、配線領域を適切に配分して集積回路の配線面積を小
さくした半導体集積回路を提供することにある。
し、配線領域を適切に配分して集積回路の配線面積を小
さくした半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、配線層
としてポリシリコンと複数の金属配線層とを備え、これ
ら金属配線層のうち金属配線層以外の他の配線層により
各マクロブロックを接続した半導体集積回路において、
前記各マクロブロックの入出力端子が最上層の金属配線
層と接続され、前記入出力端子から周囲の前記各マクロ
ブロック領域上に少なくとも１本の金属配線層を接続さ
せることにより、前記各マクロブロックの入出力端子間
が前記最上層の金属配線層単独で結線されるようにした
ことを特徴とする。
としてポリシリコンと複数の金属配線層とを備え、これ
ら金属配線層のうち金属配線層以外の他の配線層により
各マクロブロックを接続した半導体集積回路において、
前記各マクロブロックの入出力端子が最上層の金属配線
層と接続され、前記入出力端子から周囲の前記各マクロ
ブロック領域上に少なくとも１本の金属配線層を接続さ
せることにより、前記各マクロブロックの入出力端子間
が前記最上層の金属配線層単独で結線されるようにした
ことを特徴とする。
【０００８】
【実施例】図１は本発明の一実施例を説明する半導体集
積回路のブロック図である。この集積回路は、配線層と
してポリシリコン層、第１アルミ配線、第２アルミ配線
を有し、４個のマクロブロック１１〜１４を第２アルミ
配線により相互に接続して作られる。マクロブロック１
１〜１４は、内部の配線層としてポリシリコン層、第１
アルミ配線だけを使用して作り、また、入出力端子１６
は第２アルミ配線層でマクロブロック内部に、四方に少
なくとも１本の第２アルミ配線が通過できる領域をもっ
て配置する。
積回路のブロック図である。この集積回路は、配線層と
してポリシリコン層、第１アルミ配線、第２アルミ配線
を有し、４個のマクロブロック１１〜１４を第２アルミ
配線により相互に接続して作られる。マクロブロック１
１〜１４は、内部の配線層としてポリシリコン層、第１
アルミ配線だけを使用して作り、また、入出力端子１６
は第２アルミ配線層でマクロブロック内部に、四方に少
なくとも１本の第２アルミ配線が通過できる領域をもっ
て配置する。
【０００９】これらマクロブロック１１〜１４の配置
は、マクロブロック内部のパターン同志の最小間隔と
し、第１アルミ配線で電源配線１７を配線する。マクロ
ブロック１１〜１４の端子間の配線は、第２アルミ配線
によりマクロブロック上を垂直又は水平に走らせて行な
う。
は、マクロブロック内部のパターン同志の最小間隔と
し、第１アルミ配線で電源配線１７を配線する。マクロ
ブロック１１〜１４の端子間の配線は、第２アルミ配線
によりマクロブロック上を垂直又は水平に走らせて行な
う。
【００１０】この集積回路では、マクロブロック間のつ
なぎは、マクロブロック１１からマクロブロック１２に
至る配線１８、マクロブロック１１からマクロブロック
１３に至る配線１９、マクロブロック１１からマクロブ
ロック１４配線２０，マクロブロック１２からマクロブ
ロック１３に至る配線２１，マクロブロック１２からマ
クロブロック１４に至る配線２２，マクロブロック１３
からマクロブロック１４に至る配線２３，マクブロック
１１からマクロブロック１２，マクロブロック１３，マ
クロブロック１４に至る配線２４の７経路からなり、マ
クロブロック間の相互配線は全で交差せずに第２アルミ
配線の単独層で配線することができる。
なぎは、マクロブロック１１からマクロブロック１２に
至る配線１８、マクロブロック１１からマクロブロック
１３に至る配線１９、マクロブロック１１からマクロブ
ロック１４配線２０，マクロブロック１２からマクロブ
ロック１３に至る配線２１，マクロブロック１２からマ
クロブロック１４に至る配線２２，マクロブロック１３
からマクロブロック１４に至る配線２３，マクブロック
１１からマクロブロック１２，マクロブロック１３，マ
クロブロック１４に至る配線２４の７経路からなり、マ
クロブロック間の相互配線は全で交差せずに第２アルミ
配線の単独層で配線することができる。
【００１１】図２は本発明の他の実施例を説明するブロ
ック図である。この半導体集積回路は、５個のマクロブ
ロック１１〜１５から成り、ポリシリコン１層，アルミ
配線３層の配線を有する回路であり、マクロブロック１
１〜１５内部およびマクロブロック１１〜１５間の信号
配線はポリシリコン層と第１アルミ配線層と第２アルミ
配線層を使用して結線されている。
ック図である。この半導体集積回路は、５個のマクロブ
ロック１１〜１５から成り、ポリシリコン１層，アルミ
配線３層の配線を有する回路であり、マクロブロック１
１〜１５内部およびマクロブロック１１〜１５間の信号
配線はポリシリコン層と第１アルミ配線層と第２アルミ
配線層を使用して結線されている。
【００１２】この半導体集積回路は、電源（ＶDD）パッ
ド３１，設置（ＧＮＤ）パッド３２と電流供給端子を各
１個有し、５個のマクロブロック１１〜１５に電源を与
える。
ド３１，設置（ＧＮＤ）パッド３２と電流供給端子を各
１個有し、５個のマクロブロック１１〜１５に電源を与
える。
【００１３】ここでマクロブロック１５は特殊な回路で
電源配線を他のマクロブロック１１〜１４と分離し、そ
の配線幅を太くした第１のＶＤＤ配線３３と第１のＧＮ
Ｄ配線３２とでマクロブロック上を通りマクロブロック
１５内の電源配線とをコンタクト３６で接続する。マク
ロブロック１１〜１４は共通の電源配線である第２のＶ
DD配線３２，第２のＧＮＤ配線３４により電源が供給さ
れる。
電源配線を他のマクロブロック１１〜１４と分離し、そ
の配線幅を太くした第１のＶＤＤ配線３３と第１のＧＮ
Ｄ配線３２とでマクロブロック上を通りマクロブロック
１５内の電源配線とをコンタクト３６で接続する。マク
ロブロック１１〜１４は共通の電源配線である第２のＶ
DD配線３２，第２のＧＮＤ配線３４により電源が供給さ
れる。
【００１４】
【発明の効果】以上説明したように本発明は、配線とし
てポリシリコン層と第１アルミ層とを使用したマクロブ
ロックの入出力端子をマクロブロック内部に置き、マク
ロブロック相互の配線を第２アルミ層を使用してマクロ
ブロック上を垂直又は水平に走らせて、互いに交差する
ことなく接続しているため、マクロブロック間配線だけ
の領域を全体の３０％以下に小さくでき、半導体集積回
路の面積を小さくできるという効果がある。さらに、マ
クロブロックへ供給する電源配線を第２アルミ層により
マクロブロック上を自由に接続でき、複数の電源配線，
任意の太さの電源配線をマクロブロック上で互いに交差
することなく配線できるので、電源配線領域による面積
の増加および配線交差による抵抗の増加をなくすことが
できるという効果がある。
てポリシリコン層と第１アルミ層とを使用したマクロブ
ロックの入出力端子をマクロブロック内部に置き、マク
ロブロック相互の配線を第２アルミ層を使用してマクロ
ブロック上を垂直又は水平に走らせて、互いに交差する
ことなく接続しているため、マクロブロック間配線だけ
の領域を全体の３０％以下に小さくでき、半導体集積回
路の面積を小さくできるという効果がある。さらに、マ
クロブロックへ供給する電源配線を第２アルミ層により
マクロブロック上を自由に接続でき、複数の電源配線，
任意の太さの電源配線をマクロブロック上で互いに交差
することなく配線できるので、電源配線領域による面積
の増加および配線交差による抵抗の増加をなくすことが
できるという効果がある。
【図１】本発明の第１の実施例を説明するブロック図。
【図２】本発明の第２の実施例を説明するブロック図。
【図３】従来例のＩＣ配線を示すブロック図。
１１〜１４，１５ マクロブロック １６ 入出力端子（第２アルミ） １７ 電源配線（第１アルミ） １８ ブロック１１−１２間配線（第２アルミ） １９ １１−１３間配線 ２０ １１−１４間配線 ２１ １２−１３間配線 ２２ １２−１４間配線 ２３ １３−１４間配線 ２４ １１〜１４間配線 ３１ ＶDDパッド ３２ ＧＮＤパッド ３３，３４ ＶＤＤ配線 ３５，３６ ＧＮＤ配線 ３７ コンタクト ４１ 端子引出し電線 ４２，４３ マクロブロック間配線 ４４ 第１，第２アルミコンタクト ６５ 通過配線
Claims (2)
- 【請求項１】 配線層としてポリシリコンと複数の金属
配線層とを備え、これら金属配線層のうち金属配線層以
外の他の配線層により各マクロブロックを接続した半導
体集積回路において、前記各マクロブロックの入出力端
子が最上層の金属配線層と接続され、前記入出力端子か
ら周囲の前記各マクロブロック領域上に少なくとも１本
の金属配線層を接続させることにより、前記各マクロブ
ロックの入出力端子間が前記最上層の金属配線層単独で
結線されるようにしたことを特徴とする半導体集積回
路。 - 【請求項２】 マクロブロック上の端子が電源端子であ
り、これらマクロブロック間の電源配線が最上層で結線
された請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24865491A JPH0590409A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24865491A JPH0590409A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590409A true JPH0590409A (ja) | 1993-04-09 |
Family
ID=17181345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24865491A Pending JPH0590409A (ja) | 1991-09-27 | 1991-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257265A (ja) * | 2000-03-10 | 2001-09-21 | Fujitsu Ltd | 配線設計方法及び設計支援装置 |
-
1991
- 1991-09-27 JP JP24865491A patent/JPH0590409A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257265A (ja) * | 2000-03-10 | 2001-09-21 | Fujitsu Ltd | 配線設計方法及び設計支援装置 |
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