JPS60244065A - ヘテロ接合バイポ−ラ半導体装置の製造方法 - Google Patents
ヘテロ接合バイポ−ラ半導体装置の製造方法Info
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- JPS60244065A JPS60244065A JP59098547A JP9854784A JPS60244065A JP S60244065 A JPS60244065 A JP S60244065A JP 59098547 A JP59098547 A JP 59098547A JP 9854784 A JP9854784 A JP 9854784A JP S60244065 A JPS60244065 A JP S60244065A
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- Japan
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- gaas
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ａ ｉｔ Ｇ ａ Ａ ｓ ／ Ｑ ａ Ａ
ｓからなるヘテロ接合を利用して高速化したヘテロ接合
バイポーラ半導体装置を製造する方法の改良に関する。
ｓからなるヘテロ接合を利用して高速化したヘテロ接合
バイポーラ半導体装置を製造する方法の改良に関する。
従来技術と問題点
近年、分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法或いはＭＯＣ
ＶＤ （ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｕｒ ｄｅｐ。
ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法或いはＭＯＣ
ＶＤ （ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｕｒ ｄｅｐ。
５ｉｔｉｏｎ）法など薄膜形成技術の著しい進歩に伴っ
て、高速スイッチング素子であるＧａＡｓ−ＭＥＳＦＥ
Ｔ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅ
ｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）或いはＨ
ＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ）など電界効果型トランジス
タの開発が盛んに行われているが、バイポーラ型トラン
ジスタに関しても前記したようなヘテロ接合バイポーラ
・トランジスタ（ＨＢＴ）と呼ばれる高速の半導体装置
が開発されつつある。
て、高速スイッチング素子であるＧａＡｓ−ＭＥＳＦＥ
Ｔ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅ
ｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）或いはＨ
ＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ）など電界効果型トランジス
タの開発が盛んに行われているが、バイポーラ型トラン
ジスタに関しても前記したようなヘテロ接合バイポーラ
・トランジスタ（ＨＢＴ）と呼ばれる高速の半導体装置
が開発されつつある。
第２図は従来技術に依って製造されたＨＢＴの要部切断
側面図である。
側面図である。
図に於いて、■は半絶縁性ＧａＡｓ基板、２はｎ＋型Ｇ
ａＡｓコレクタ・コンタクト層、３はｎ型ＧａＡｓコレ
クタ層、４はｐ＋型ＧａＡｓベース層、５はｎ型Ａｊ！
ＧａＡｓエミッタ層、６はｎ＋型ＧａＡｓエミッタ・コ
ンタクト層、７はエミッタ電極、８はベース電極、９は
コレクタ電極、１０は素子間分離用溝をそれぞれ示して
いる。
ａＡｓコレクタ・コンタクト層、３はｎ型ＧａＡｓコレ
クタ層、４はｐ＋型ＧａＡｓベース層、５はｎ型Ａｊ！
ＧａＡｓエミッタ層、６はｎ＋型ＧａＡｓエミッタ・コ
ンタクト層、７はエミッタ電極、８はベース電極、９は
コレクタ電極、１０は素子間分離用溝をそれぞれ示して
いる。
前記各半導体層の厚さを例示すると次の通りである。
■ ｎ＋型ＧａＡＳコレクタ・コンタクト層２２０００
〜３０００ Ｃ人〕程度 ■ ｎ型ＧａＡｓコレクタ層３ ３０００ Ｃ人〕程度 ■ ｐ＋型ＧａＡｓヘベ一層４ ５００〜１０００ （人〕程度 ■ ｎ型ＡＲＧａＡｓエミッタ層５ ２００ＯＣ人〕程度 ■ ｎ＋型Ｇ ａ Ａ ｓエミッタ・コンタクト層６２
０００ （人〕程度 前記説明した八βＧａＡｓ−ＧａＡｓからなるヘテロ接
合を用いたワイド・ギャップ・エミッタを有するバイポ
ーラ・トランジスタに於いては、アーリー効果（Ｅａｒ
ｌｙ ｅｆｆｅｃｔ）を低減する為にベースのキャリヤ
濃度を高くしても、注入効率βが充分に大きい値を維持
することができる旨の大きな利点を有している。
〜３０００ Ｃ人〕程度 ■ ｎ型ＧａＡｓコレクタ層３ ３０００ Ｃ人〕程度 ■ ｐ＋型ＧａＡｓヘベ一層４ ５００〜１０００ （人〕程度 ■ ｎ型ＡＲＧａＡｓエミッタ層５ ２００ＯＣ人〕程度 ■ ｎ＋型Ｇ ａ Ａ ｓエミッタ・コンタクト層６２
０００ （人〕程度 前記説明した八βＧａＡｓ−ＧａＡｓからなるヘテロ接
合を用いたワイド・ギャップ・エミッタを有するバイポ
ーラ・トランジスタに於いては、アーリー効果（Ｅａｒ
ｌｙ ｅｆｆｅｃｔ）を低減する為にベースのキャリヤ
濃度を高くしても、注入効率βが充分に大きい値を維持
することができる旨の大きな利点を有している。
然しながら、このＨＢＴは、図からも判るように、コレ
クタ層３の面積は他の半導体層に比較してかなり大きく
、従って、コレクタ容量Ｃｃも大である。
クタ層３の面積は他の半導体層に比較してかなり大きく
、従って、コレクタ容量Ｃｃも大である。
ところで、前記説明したＨＢＴを集積回路化する場合に
はＥＣＩ、（ｅｍｉｔｔｅｒ ｃｏｕｐｌｅｄ ｌｏｇ
ｉｃ）回路が最適であると考えられているが、このＥ
ＣＬ回路に於いては、スイッチングの遅延時間τ、がコ
レクタ容量Ｃｃに大きく依存、即ち、コレクタ容量Ｃｃ
が大であると遅延時間τ、も大になってしまう。
はＥＣＩ、（ｅｍｉｔｔｅｒ ｃｏｕｐｌｅｄ ｌｏｇ
ｉｃ）回路が最適であると考えられているが、このＥ
ＣＬ回路に於いては、スイッチングの遅延時間τ、がコ
レクタ容量Ｃｃに大きく依存、即ち、コレクタ容量Ｃｃ
が大であると遅延時間τ、も大になってしまう。
そこで、このような欠点を解消する為、エミッタとコレ
クタの位置を逆転させた反転型ＨＢＴが開発された。
クタの位置を逆転させた反転型ＨＢＴが開発された。
第３図は従来技術に依って製造された反転型１−ＴＢＴ
の要部切断側面図であり、第２図に関して説明した部分
と同部分は同記号で指示しである。
の要部切断側面図であり、第２図に関して説明した部分
と同部分は同記号で指示しである。
図から判るように、この反転型ＨＢ Ｔでは、第２図に
関して説明した１ｌｌｌ常のＨＢ Ｔに於しＪる半絶縁
性ＧａＡｓ基＋１１ｉｉ Ｉ Ｊ−に積層された各半導
体層の構成を全く逆転させたものに相当し、従って、ｎ
型ＡｌＧａＡｓエミツタ層５が半絶縁性ＧａＡｓ基板１
側に、ｎ型ＧａＡｓコレクタ層３が表面側に存在してい
る。
関して説明した１ｌｌｌ常のＨＢ Ｔに於しＪる半絶縁
性ＧａＡｓ基＋１１ｉｉ Ｉ Ｊ−に積層された各半導
体層の構成を全く逆転させたものに相当し、従って、ｎ
型ＡｌＧａＡｓエミツタ層５が半絶縁性ＧａＡｓ基板１
側に、ｎ型ＧａＡｓコレクタ層３が表面側に存在してい
る。
このような構造になっている為、ｎ型ＧａＡｓコレクタ
層３の面積は通常のＨＢ Ｔに比較すると非常に小さく
なっていて、従って、コレクタ容量Ｃｃも小である。
層３の面積は通常のＨＢ Ｔに比較すると非常に小さく
なっていて、従って、コレクタ容量Ｃｃも小である。
この反転型ＨＢ Ｔは、前記説明したように、性能的に
は大変優れたものをもっているが、製造する上で問題が
あり、特に、ベース電極８を引き出ずことが難しい。
は大変優れたものをもっているが、製造する上で問題が
あり、特に、ベース電極８を引き出ずことが難しい。
通常、ベース電極８を引き出す場合には、ｐ＋型ＧａＡ
Ｓヘベ一層４の表面を選択的に露出させなければならな
いが、それには、ｎ＋型Ｇ ａ Ａ ｓコレクタ・コン
タクト層２及びｎ型ＧａＡｓコレクタ層３をメサ・エツ
チングする必要がある。
Ｓヘベ一層４の表面を選択的に露出させなければならな
いが、それには、ｎ＋型Ｇ ａ Ａ ｓコレクタ・コン
タクト層２及びｎ型ＧａＡｓコレクタ層３をメサ・エツ
チングする必要がある。
このメサ・エツチングは当然のことなからＨＢＴの表面
側から行われることになるが、反転型とした為、表面か
ら見て同じＧａＡｓであるコレクタ層３とベース層４と
が接している構造となったことが原因となり、そのメサ
・エツチングをベース層４の表面で停止させる制御は極
めて困難になった。
側から行われることになるが、反転型とした為、表面か
ら見て同じＧａＡｓであるコレクタ層３とベース層４と
が接している構造となったことが原因となり、そのメサ
・エツチングをベース層４の表面で停止させる制御は極
めて困難になった。
即ち、ｐ＋型ＧａＡＳベース層４の厚さは、注入効率β
を低下させないようにする為、極めて薄く形成されてい
て、通常の反転型ＨＢＴに於いては、５００〜１０００
（人〕程度にしてあり、従って、前記メサ・エツチン
グがオーバ・エツチングになって突き抜けを生じ易い。
を低下させないようにする為、極めて薄く形成されてい
て、通常の反転型ＨＢＴに於いては、５００〜１０００
（人〕程度にしてあり、従って、前記メサ・エツチン
グがオーバ・エツチングになって突き抜けを生じ易い。
発明の目的
本発明は、反転型ＨＢＴを製造する際に於けるベース電
極の引出しを容易に行うことが可能であるようにして製
造歩留りを向上し、また、ベース層を従来のものよりも
薄く形成することを可能にして注入効率βを高く維持し
、更にまた、ベース層を薄くしてもベース抵抗が高くな
らないようにする。
極の引出しを容易に行うことが可能であるようにして製
造歩留りを向上し、また、ベース層を従来のものよりも
薄く形成することを可能にして注入効率βを高く維持し
、更にまた、ベース層を薄くしてもベース抵抗が高くな
らないようにする。
発明の構成
本発明に於ける半導体装置の製造方法では、絶縁性単結
晶基板上に少なくともＡ＃ＧａＡＳエミッタ層とＧａＡ
ｓヘースベーＡｌｌ！ＧａＡｓストッパ層とＧａＡｓコ
レクタ層とを順に形成し、次いで、選択ドライ・エツチ
ング法にて前記ＧａＡｓコレクタ層のメサ・エツチング
を行って前記／ｌＧａＡｓストッパ層で停止１−させる
工程が含まれてなることを特徴とする構成を採っている
。
晶基板上に少なくともＡ＃ＧａＡＳエミッタ層とＧａＡ
ｓヘースベーＡｌｌ！ＧａＡｓストッパ層とＧａＡｓコ
レクタ層とを順に形成し、次いで、選択ドライ・エツチ
ング法にて前記ＧａＡｓコレクタ層のメサ・エツチング
を行って前記／ｌＧａＡｓストッパ層で停止１−させる
工程が含まれてなることを特徴とする構成を採っている
。
このような構成に於いて、ＡｌＧａＡｓストッパ層は厚
さ１０〜２０〔人〕程度に選択することに依り、反転型
ＨＢ Ｔに於けるＧａＡｓコレクタ層のメサ・エツチン
グが前記Ａ ７！Ｇ ａ Ａ ｓストッパ層で停止した
らベース電極を形成すれば良く、従って、ＧａＡｓヘー
スベーメサ・エツチングに依って何等の損傷も受けない
。尚、メサ・エツチングが停止した時点で前記ＡｌｌＧ
ａＡｓストッパ層の露出された部分は除去しても良い。
さ１０〜２０〔人〕程度に選択することに依り、反転型
ＨＢ Ｔに於けるＧａＡｓコレクタ層のメサ・エツチン
グが前記Ａ ７！Ｇ ａ Ａ ｓストッパ層で停止した
らベース電極を形成すれば良く、従って、ＧａＡｓヘー
スベーメサ・エツチングに依って何等の損傷も受けない
。尚、メサ・エツチングが停止した時点で前記ＡｌｌＧ
ａＡｓストッパ層の露出された部分は除去しても良い。
発明の実施例
第１図は本発明を実施して製造された反転型ＩｆＲＴの
要部切断側面図であり、第３図に関して説明した部分と
間部分Ｇ：１゛同記号で指示しである。
要部切断側面図であり、第３図に関して説明した部分と
間部分Ｇ：１゛同記号で指示しである。
本発明に依って製造された反転型ＨＢ Ｔが第３図に見
られる反転型ＨＢＴと相違する点は、ｐ＋型ＧａＡｓベ
ース層４とｎ型ＧａＡｓコレクタ層３との間にｐ＋ （
或いはｎ＋型）型ＡｆｆＣａＡｓストッパ層１１が介挿
されていることである。
られる反転型ＨＢＴと相違する点は、ｐ＋型ＧａＡｓベ
ース層４とｎ型ＧａＡｓコレクタ層３との間にｐ＋ （
或いはｎ＋型）型ＡｆｆＣａＡｓストッパ層１１が介挿
されていることである。
このｐ＋型Ａ７！ＧａＡｓストッパ層１１の厚さはｌＯ
〜２０ 〔人〕程度であり、この程度の厚さの層は例え
ばＭＢＥ法を適用すれば容易に形成することができる。
〜２０ 〔人〕程度であり、この程度の厚さの層は例え
ばＭＢＥ法を適用すれば容易に形成することができる。
次に本発明一実施例の工程を説明する。
（ａｌ 例えば、ＭＢＥ法を適用することに依り、半絶
縁性ＧａＡｓ基板（絶縁性単結晶基板）１上に厚さが２
０００ Ｃ人〕程度であるｎ＋型ＧａＡｓエミッタ・コ
ンタクト層６、厚さが２０００ 〔人〕程度であるｎ型
ＡβＧａＡｓエミッタ層５、厚さが２５０〜５００ 〔
人〕程度であるｐ＋型ＧａＡｓベース層４、厚さが１０
〜２０〔人〕程度であるｐ＋型Ａ（！ＧａＡｓストッパ
層１１、厚さが３０００ Ｃ人〕程度であるｎ型ＧａＡ
ｓコレクタ層３、厚さが２０００−３０００［人〕程度
であるｎ＋型コレクタ・コンタクト層２を順に成長させ
る。尚、ｐ＋型としたＡｊ！ＧａＡｓストッパ層１１は
ｎ型層重１ことも可能であり、また、Ａ７！ＧａＡｓと
しては、具体的には、導電型の如何に拘わることなく、
Ａｌｏ、３Ｇａｏ、ｔ Ａｓを用いて良い。
縁性ＧａＡｓ基板（絶縁性単結晶基板）１上に厚さが２
０００ Ｃ人〕程度であるｎ＋型ＧａＡｓエミッタ・コ
ンタクト層６、厚さが２０００ 〔人〕程度であるｎ型
ＡβＧａＡｓエミッタ層５、厚さが２５０〜５００ 〔
人〕程度であるｐ＋型ＧａＡｓベース層４、厚さが１０
〜２０〔人〕程度であるｐ＋型Ａ（！ＧａＡｓストッパ
層１１、厚さが３０００ Ｃ人〕程度であるｎ型ＧａＡ
ｓコレクタ層３、厚さが２０００−３０００［人〕程度
であるｎ＋型コレクタ・コンタクト層２を順に成長させ
る。尚、ｐ＋型としたＡｊ！ＧａＡｓストッパ層１１は
ｎ型層重１ことも可能であり、また、Ａ７！ＧａＡｓと
しては、具体的には、導電型の如何に拘わることなく、
Ａｌｏ、３Ｇａｏ、ｔ Ａｓを用いて良い。
（ｂｌ エミッタ電極コンタクト表面を露出させる為の
メサ・エツチングを行い、ｎ＋型ＧａＡｓエミッタ・コ
ンタクト層６の表面を選択的に露出させる。
メサ・エツチングを行い、ｎ＋型ＧａＡｓエミッタ・コ
ンタクト層６の表面を選択的に露出させる。
ｆｃｌ ５着法及びリフト・オフ法を適用してエミッタ
電極７を形成する。
電極７を形成する。
（ｄ＋ 蒸着法及びリフト・オフ法を適用してコレクタ
電極９を形成する。
電極９を形成する。
（ｅ） ベース電極コンタク１表面を露出させる為のメ
サ・エツチングを行い、ｐ＋型ＡＩ！ＧａＡｓストッパ
層１１の表面を選択的に露出させる。
サ・エツチングを行い、ｐ＋型ＡＩ！ＧａＡｓストッパ
層１１の表面を選択的に露出させる。
この場合のエツチングとしては、例えば、エッチャント
をＣＧ７！２ Ｆ２ ＋Ｉ（ｅ、その圧力を５ （Ｐａ
〕とした選択ドライ・エツチング法を適用して良い。
をＣＧ７！２ Ｆ２ ＋Ｉ（ｅ、その圧力を５ （Ｐａ
〕とした選択ドライ・エツチング法を適用して良い。
このような選択ドライ・エツチングはｐ＋型Ａｊ！Ｇａ
Ａｓストッパ層１１の表面で確実に停止する。
Ａｓストッパ層１１の表面で確実に停止する。
（ｆｌ エッチャントをフッ化水素酸系エツチング液と
して、ｐ＋型ＡβＧａＡｓストッパ層１１の選択的エツ
チングを行い、ｐ１型Ｇａｐｓベース層１１の表面を選
択的に露出する。
して、ｐ＋型ＡβＧａＡｓストッパ層１１の選択的エツ
チングを行い、ｐ１型Ｇａｐｓベース層１１の表面を選
択的に露出する。
この場合のウェット・エツチングは、ｐ＋型Ａ７！Ｇａ
Ａｓストッパ層１１の厚みが極めて薄いので、制御は実
に容易である。
Ａｓストッパ層１１の厚みが極めて薄いので、制御は実
に容易である。
尚、この工程は必須のものではなく、ｐ＋型ＡＡ！Ｇａ
Ａｓストッパ層１１の上に直にベース電極８を形成して
も実用上は差し支えない。
Ａｓストッパ層１１の上に直にベース電極８を形成して
も実用上は差し支えない。
（ｇｌ 蒸着法及びリフト・オフ法を適用してベース電
極８を形成する。
極８を形成する。
尚、素子間分離はメサ・エツチングを行ったり、酸素イ
オン或いはプロトンなどを注入して絶縁膜を形成するな
ど適宜の技法を適用して実施することができる。
オン或いはプロトンなどを注入して絶縁膜を形成するな
ど適宜の技法を適用して実施することができる。
０
発明の効果
本発明に於けるヘテロ接合バイポーラ半導体装置の製造
方法６才、絶縁性単結晶基板」二に少なくともＡｌＧａ
Ａｓエミツタ層とＧａＡｓベース層とＡ＃ＧａＡｓスト
ッパ層とＧ ａ Ａ ｓコレクタ層とを順に形成し、次
いで、選択ドライ・エツチング法にて前記Ｇ ａ Ａ
ｓコレクタ層のメサ・エツチングを行って前記ＡＩ！Ｇ
ａＡｓストッパ層で停止される工程が含まれてなること
を特徴とする構成を採っている。
方法６才、絶縁性単結晶基板」二に少なくともＡｌＧａ
Ａｓエミツタ層とＧａＡｓベース層とＡ＃ＧａＡｓスト
ッパ層とＧ ａ Ａ ｓコレクタ層とを順に形成し、次
いで、選択ドライ・エツチング法にて前記Ｇ ａ Ａ
ｓコレクタ層のメサ・エツチングを行って前記ＡＩ！Ｇ
ａＡｓストッパ層で停止される工程が含まれてなること
を特徴とする構成を採っている。
従って、ＨＢ Ｔを反転型とし、ＧａＡｓベース層の上
にＧａＡｓコレクタ層が存在する構造になっても、メサ
・エツチングに依り、Ｇ ａ Ａ ｓベース層の表面を
何等の損傷もなく露出してベース電極を形成することが
できるので、その製造歩留りは著しく向上し、また、ベ
ース層の損傷がないことから、従来よりも更に薄く形成
して注入効率βを高く維持することも可能であり、更に
また、ベース層の損傷がないことから、薄く形成された
ものであっても従来のものと比較して抵抗値が高く１ なることはない。
にＧａＡｓコレクタ層が存在する構造になっても、メサ
・エツチングに依り、Ｇ ａ Ａ ｓベース層の表面を
何等の損傷もなく露出してベース電極を形成することが
できるので、その製造歩留りは著しく向上し、また、ベ
ース層の損傷がないことから、従来よりも更に薄く形成
して注入効率βを高く維持することも可能であり、更に
また、ベース層の損傷がないことから、薄く形成された
ものであっても従来のものと比較して抵抗値が高く１ なることはない。
第１図は本発明一実施例に依り製造された反転型ＨＢ
Ｔの要部切断側面図、第２図は従来技術で製造された通
常のＨＢＴの要部切断側面図、第３図は従来技術で製造
された反転型ＨＢ Ｔの要部切断側面図をそれぞれ表し
ている。 図に於いて、１は半絶縁性Ｇ ａ Ａ ｓ基板（絶縁性
単結晶基板）、２はｎ＋型ＧａＡｓコレクタ・コンタク
ト層、３はｎ型ＧａＡｓコレクタ層、４はｐ＋型Ｇ ａ
Ａ ｓ ベース層、５はｎ型ＡｌＧａＡｓエミツタ層
、６はｎ＋型ＧａＡｓエミッタ・コンタクト層、７はエ
ミッタ電極、８はベース電極、９はコレクタ電極、１０
は素子間分離用溝をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ２
Ｔの要部切断側面図、第２図は従来技術で製造された通
常のＨＢＴの要部切断側面図、第３図は従来技術で製造
された反転型ＨＢ Ｔの要部切断側面図をそれぞれ表し
ている。 図に於いて、１は半絶縁性Ｇ ａ Ａ ｓ基板（絶縁性
単結晶基板）、２はｎ＋型ＧａＡｓコレクタ・コンタク
ト層、３はｎ型ＧａＡｓコレクタ層、４はｐ＋型Ｇ ａ
Ａ ｓ ベース層、５はｎ型ＡｌＧａＡｓエミツタ層
、６はｎ＋型ＧａＡｓエミッタ・コンタクト層、７はエ
ミッタ電極、８はベース電極、９はコレクタ電極、１０
は素子間分離用溝をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ２
Claims (1)
- 絶縁性単結晶基板上に少なくともＡβＧａＡｓエミッタ
層とＧａＡｓベース層とＡｌＧａＡｓストッパ層とＧａ
Ａｓコレクタ層とを順に形成し、次いで、選択ドライ・
エツチング法にて前記ＧａＡｓコレクタ層のメサ・エツ
チングを行って前記ＡＪＧａＡｓストッパ層で停止させ
る工程が含ま耗てなることを特徴とするヘテロ接合バイ
ポーラ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098547A JPS60244065A (ja) | 1984-05-18 | 1984-05-18 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098547A JPS60244065A (ja) | 1984-05-18 | 1984-05-18 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60244065A true JPS60244065A (ja) | 1985-12-03 |
| JPH0360178B2 JPH0360178B2 (ja) | 1991-09-12 |
Family
ID=14222713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098547A Granted JPS60244065A (ja) | 1984-05-18 | 1984-05-18 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244065A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155762A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | ヘテロ接合半導体装置の製造方法 |
| JPH01132160A (ja) * | 1987-11-18 | 1989-05-24 | Hitachi Ltd | 半導体装置 |
| JPH0388335A (ja) * | 1989-08-31 | 1991-04-12 | Fujitsu Ltd | ヘテロ接合バイポーラ半導体装置 |
| US5648294A (en) * | 1989-11-29 | 1997-07-15 | Texas Instruments Incorp. | Integrated circuit and method |
Citations (2)
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|---|---|---|---|---|
| JPS58130559A (ja) * | 1981-11-02 | 1983-08-04 | テキサス・インスツルメンツ・インコ−ポレイテツド | ３−５族バイポ−ラ集積回路装置 |
| JPS5961073A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-05-18 JP JP59098547A patent/JPS60244065A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130559A (ja) * | 1981-11-02 | 1983-08-04 | テキサス・インスツルメンツ・インコ−ポレイテツド | ３−５族バイポ−ラ集積回路装置 |
| JPS5961073A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155762A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | ヘテロ接合半導体装置の製造方法 |
| JPH01132160A (ja) * | 1987-11-18 | 1989-05-24 | Hitachi Ltd | 半導体装置 |
| JPH0388335A (ja) * | 1989-08-31 | 1991-04-12 | Fujitsu Ltd | ヘテロ接合バイポーラ半導体装置 |
| US5648294A (en) * | 1989-11-29 | 1997-07-15 | Texas Instruments Incorp. | Integrated circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360178B2 (ja) | 1991-09-12 |
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