JPH02101771A - 混在型半導体装置の製造方法 - Google Patents
混在型半導体装置の製造方法Info
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- JPH02101771A JPH02101771A JP63253780A JP25378088A JPH02101771A JP H02101771 A JPH02101771 A JP H02101771A JP 63253780 A JP63253780 A JP 63253780A JP 25378088 A JP25378088 A JP 25378088A JP H02101771 A JPH02101771 A JP H02101771A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速低消費電力の大規模集積回路（ＬＳＩ）
に関し、特に、エミッタ電極とベース電極が自己整合的
に形成されたＮＰＮバイポーラトランジスタと、相補形
ＭＩ ５ＦＥＴ （Ｃ，ＭＯＳ）とが同一基板上に形成
された混在型半導体装置の製造方法に適用して有効な技
術に関するものである。
に関し、特に、エミッタ電極とベース電極が自己整合的
に形成されたＮＰＮバイポーラトランジスタと、相補形
ＭＩ ５ＦＥＴ （Ｃ，ＭＯＳ）とが同一基板上に形成
された混在型半導体装置の製造方法に適用して有効な技
術に関するものである。
エミッタ電極とベース電極を自己整合構造で形成したバ
イポーラトランジスタとＭＩＳＦＥＴとを同一基板上に
形成した混在型半導体装置（以下、Ｂｉ−０ＭＯ３とい
う）及びその製造方法として、種々の方法が提案されて
いる。
イポーラトランジスタとＭＩＳＦＥＴとを同一基板上に
形成した混在型半導体装置（以下、Ｂｉ−０ＭＯ３とい
う）及びその製造方法として、種々の方法が提案されて
いる。
その一つの製造方法は、ベース引出電極とＭＯＳのゲー
ト電極とを同一工程で形成する方法がある。
ト電極とを同一工程で形成する方法がある。
第３Ａ図、第３Ｂ図、第３Ｃ図及び第３Ｄ図は、多結晶
シリコンをバイポーラトランジスタのべ一入引出電極及
びＭＯＳのゲート電極に用いる方法を説明するための図
である。
シリコンをバイポーラトランジスタのべ一入引出電極及
びＭＯＳのゲート電極に用いる方法を説明するための図
である。
まず、第３Ａ図に示すように、基板１００の上に、素子
分離用の選択酸化膜１．ゲート酸化膜２が形成される。
分離用の選択酸化膜１．ゲート酸化膜２が形成される。
その上にＮ型多結晶２１３２層３．Ｐ型多結晶シリコン
層４が形成される。バイポーラトランジスタのベースと
なる多結晶シリコン層４は、基板１００に直接接し、Ｐ
型にドープされている。多結晶シリコン層３は、ＭＯＳ
のゲートとなる部分であり、埋込みコンタクト部（ダイ
レクトコンタクト部）６において基板１００と接続され
ている。通常、多結晶シリコン層３は、ＮＭＯＳのゲー
トの仕事函数の関係からＮ型にドープすることが望まし
い。
層４が形成される。バイポーラトランジスタのベースと
なる多結晶シリコン層４は、基板１００に直接接し、Ｐ
型にドープされている。多結晶シリコン層３は、ＭＯＳ
のゲートとなる部分であり、埋込みコンタクト部（ダイ
レクトコンタクト部）６において基板１００と接続され
ている。通常、多結晶シリコン層３は、ＮＭＯＳのゲー
トの仕事函数の関係からＮ型にドープすることが望まし
い。
また、ＮＭＯＳを用いた高集積のＳＲＡＭ（Ｓｔａｔｉ
ｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構
成する場合、埋込みコンタクト部６の様にＮ型のゲート
を基板１００と接続する部分が必須となる。その上にＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により被着させた酸化膜（絶縁膜）５が被着
させる。
ｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構
成する場合、埋込みコンタクト部６の様にＮ型のゲート
を基板１００と接続する部分が必須となる。その上にＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により被着させた酸化膜（絶縁膜）５が被着
させる。
次に、第３Ｂ図に示すように、多結晶シリコン層４を加
工してバイポーラトランジスタのベース引出電極４Ａが
形成され、多結晶シリコン層３を加工してＭＯＳのゲー
ト電極３Ａが加工され、Ｐ型の外部ベース層８が基板１
００に拡散されている。
工してバイポーラトランジスタのベース引出電極４Ａが
形成され、多結晶シリコン層３を加工してＭＯＳのゲー
ト電極３Ａが加工され、Ｐ型の外部ベース層８が基板１
００に拡散されている。
次に、第３Ｃ図に示すように、ＮＭＯＳの低濃度ドレイ
ン７、ソース・ドレイン１１を形成した後、ＣＶＤ法に
より酸化膜を被着し、異方性エツチングを行い、バイポ
ーラトランジスタのベース引出電極４Ａ及びＭＯＳのゲ
ート電極３Ａ側面に酸化膜からなるサイドウオールスペ
ーサ１０が形成される。
ン７、ソース・ドレイン１１を形成した後、ＣＶＤ法に
より酸化膜を被着し、異方性エツチングを行い、バイポ
ーラトランジスタのベース引出電極４Ａ及びＭＯＳのゲ
ート電極３Ａ側面に酸化膜からなるサイドウオールスペ
ーサ１０が形成される。
次に、第３Ｄ図に示すように、バイポーラトランジスタ
の内部ベース層１２が形成された後、エミッタ電極とな
る多結晶シリコン層１３が形成され、エミッタ領域１４
が形成される。また、ＮＭＯＳのソース・ドレイン１１
が形成される。
の内部ベース層１２が形成された後、エミッタ電極とな
る多結晶シリコン層１３が形成され、エミッタ領域１４
が形成される。また、ＮＭＯＳのソース・ドレイン１１
が形成される。
しかしながら、本発明者は、前記製造方法を検討した結
果、前記製造方法では、自己整合構造のバイポーラトラ
ンジスタと０ＭＯ８（ここではＮＭＯＳのみ示している
）を同時に形成できるが、０ＭＯ８のゲートとしてポリ
サイド又は金属電極を用いていないため、ゲートの抵抗
が大きく（数１０Ω／口）高速動作のＬＳＩ等の半導体
装置には適さないという問題を見い出した。
果、前記製造方法では、自己整合構造のバイポーラトラ
ンジスタと０ＭＯ８（ここではＮＭＯＳのみ示している
）を同時に形成できるが、０ＭＯ８のゲートとしてポリ
サイド又は金属電極を用いていないため、ゲートの抵抗
が大きく（数１０Ω／口）高速動作のＬＳＩ等の半導体
装置には適さないという問題を見い出した。
すなわち、０ＭＯ８のゲートとしてポリサイド又は金属
電極を用いていないためゲート電極の抵抗が大きく（数
十０７口）高速動作のＬＳＩには適さない。ゲート寸法
がサブミクロンになると、ゲートの抵抗による遅れが高
速化の大きな制約となる。また、多結晶シリコン層をＮ
型とＰ型に分ける工程が増加する。
電極を用いていないためゲート電極の抵抗が大きく（数
十０７口）高速動作のＬＳＩには適さない。ゲート寸法
がサブミクロンになると、ゲートの抵抗による遅れが高
速化の大きな制約となる。また、多結晶シリコン層をＮ
型とＰ型に分ける工程が増加する。
なお、第３Ａ図〜第３Ｄ図と類似の方法で、Ｐ型の多結
晶シリコンのみを用い、電極形成後にシリサイド化を行
う方法も提案されている（ＩＥＥＥｅｌｅｃｔｒｏｎ
ｄｅｖｉｃｅｓ １ｅｔｔｅｒｓ Ｖｏｌ ｅｄｌ−８
Ｎ０ＩＩ ｐｐ５０９〜５１１）が、この方法では、Ｐ
型のゲートは、８ＭＯ３に対し短チヤネル効果によるし
き値電圧Ｖｔｈの低下の問題、及び高抵抗負荷型のＮＭ
ＯＳメモリセルを構成する上で、メモリセルサイズを小
さくする方法（埋込みコンタクト）を用いることができ
ない等の問題があった。
晶シリコンのみを用い、電極形成後にシリサイド化を行
う方法も提案されている（ＩＥＥＥｅｌｅｃｔｒｏｎ
ｄｅｖｉｃｅｓ １ｅｔｔｅｒｓ Ｖｏｌ ｅｄｌ−８
Ｎ０ＩＩ ｐｐ５０９〜５１１）が、この方法では、Ｐ
型のゲートは、８ＭＯ３に対し短チヤネル効果によるし
き値電圧Ｖｔｈの低下の問題、及び高抵抗負荷型のＮＭ
ＯＳメモリセルを構成する上で、メモリセルサイズを小
さくする方法（埋込みコンタクト）を用いることができ
ない等の問題があった。
第３Ａ図〜第３Ｄ図の方法で、多結晶シリコンの代りに
、ポリサイド層を用いる場合の問題点を、第４Ａ図〜第
４Ｃ図（工程は第３〜第３Ｄ図と同様である）を用いて
説明する。
、ポリサイド層を用いる場合の問題点を、第４Ａ図〜第
４Ｃ図（工程は第３〜第３Ｄ図と同様である）を用いて
説明する。
Ｎ型多結晶２１３２層３．Ｐ型多結晶シリコン層４の上
に、シリサイド層１５を重ねた構造になっている。この
様な構造を用いると、従来から知られているように、シ
リサイド中の不純物の拡散係数が単結晶や多結晶シリコ
ン中の値に比べて数桁大きく、Ｐ、Ｎの境界において不
純物の相互拡散が生じ、第４Ａ図に示すように、Ｐ型多
結晶表面がＮ型に反転してＮ型反転層１６を形成してし
まう現象が生ずる。第４Ｂ図に示す電極加工、第４Ｃ図
に示すバイポーラトランジスタ及びＮＭＯＳの形成は、
第３Ａ図〜第３Ｄ図と同様であるが、素子が形成された
第４Ｃ図に示すＢ１−ＣＭＯＳにおいて、Ｎ型反転層１
６の存在のため、シリサイド１５とＰ型多結晶層３の間
が整流性となり、バイポーラトランジスタのベース抵抗
が異常に大きくなってしまうという問題があった。
に、シリサイド層１５を重ねた構造になっている。この
様な構造を用いると、従来から知られているように、シ
リサイド中の不純物の拡散係数が単結晶や多結晶シリコ
ン中の値に比べて数桁大きく、Ｐ、Ｎの境界において不
純物の相互拡散が生じ、第４Ａ図に示すように、Ｐ型多
結晶表面がＮ型に反転してＮ型反転層１６を形成してし
まう現象が生ずる。第４Ｂ図に示す電極加工、第４Ｃ図
に示すバイポーラトランジスタ及びＮＭＯＳの形成は、
第３Ａ図〜第３Ｄ図と同様であるが、素子が形成された
第４Ｃ図に示すＢ１−ＣＭＯＳにおいて、Ｎ型反転層１
６の存在のため、シリサイド１５とＰ型多結晶層３の間
が整流性となり、バイポーラトランジスタのベース抵抗
が異常に大きくなってしまうという問題があった。
この他、ベース引出電極４ＡとＭＯＳのゲート電極３Ａ
をそれぞれ別々に多結晶シリコン層で形成し、サイドウ
オールスペーサも別に形成する方法も提案されている（
特開昭６２−１５５５５３号公報、特開昭６２−１５５
５５４号公報参照）が、これらの製造方法では、製造工
程が増加し、かつ、ＣＭＯＳの高速化が困難であるとい
う問題があった。
をそれぞれ別々に多結晶シリコン層で形成し、サイドウ
オールスペーサも別に形成する方法も提案されている（
特開昭６２−１５５５５３号公報、特開昭６２−１５５
５５４号公報参照）が、これらの製造方法では、製造工
程が増加し、かつ、ＣＭＯＳの高速化が困難であるとい
う問題があった。
本発明の目的は、自己整合構造のバイポーラトランジス
タとＭＩＳＦＥＴを同一基板上に形成するＢｉ−ＣＭＯ
Ｓの製造方法において、Ｂｉ−ＣＭＯＳのゲートの抵抗
が小さく、かつ高速動作のＢ１−ＣＭＯＳを製造する方
法を提供することにある。
タとＭＩＳＦＥＴを同一基板上に形成するＢｉ−ＣＭＯ
Ｓの製造方法において、Ｂｉ−ＣＭＯＳのゲートの抵抗
が小さく、かつ高速動作のＢ１−ＣＭＯＳを製造する方
法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ベース引出電極の側壁にサイドウオールスペ
ーサを形成し、このサイドウオールスペーサに対して自
己整合でエミッタ電極を形成するバイポーラトランジス
タと、遷移金属を主体とするゲート電極の側壁にサイド
ウオールスペーサを形成するＭＩＳＦＥＴとを有する混
在型半導体装置であって、バイポーラトランジスタのベ
ース引出電極と、ＭＩＳＦＥＴのゲート電極とは異なる
工程で形成され、その後、前記両電極の側壁に形成され
るサイドウオールスペーサが同一工程で形成される混在
型半導体装置の製造方法である。
ーサを形成し、このサイドウオールスペーサに対して自
己整合でエミッタ電極を形成するバイポーラトランジス
タと、遷移金属を主体とするゲート電極の側壁にサイド
ウオールスペーサを形成するＭＩＳＦＥＴとを有する混
在型半導体装置であって、バイポーラトランジスタのベ
ース引出電極と、ＭＩＳＦＥＴのゲート電極とは異なる
工程で形成され、その後、前記両電極の側壁に形成され
るサイドウオールスペーサが同一工程で形成される混在
型半導体装置の製造方法である。
前述の手段によれば、まず、Ｐ型の多結晶シリコン又は
これを有するポリサイドを用いてバイポーラトランジス
タのベース引出電極を形成する。
これを有するポリサイドを用いてバイポーラトランジス
タのベース引出電極を形成する。
次に、ポリサイド、シリサイド等の遷移金属を主体とす
る材料からなるＣＭＯＳゲート電極を形成する。これに
より両電極を同一工程で形成することに伴なう性能の劣
化を避けることができる。
る材料からなるＣＭＯＳゲート電極を形成する。これに
より両電極を同一工程で形成することに伴なう性能の劣
化を避けることができる。
次に、両電極にサイドウオールスペーサが同一工程で形
成されることにより、製造工程を増加することなく、Ｌ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造のＣＭＯＳの形成とバイポーラトランジスタのエ
ミッタとベース電極の自己整合分離を行うことができる
。
成されることにより、製造工程を増加することなく、Ｌ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造のＣＭＯＳの形成とバイポーラトランジスタのエ
ミッタとベース電極の自己整合分離を行うことができる
。
これらにより、Ｂｉ−０ＭＯ３のゲートの抵抗が小さく
、かつ高速動作のＢｉ−０ＭＯ３を製造することができ
る。
、かつ高速動作のＢｉ−０ＭＯ３を製造することができ
る。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、全図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。
を付け、その繰り返しの説明は省略する。
本発明のＢｉ−ＣＭＯＳを有する混在型半導体装置の製
造方法に適用した実施例Ｉを第１Ａ図。
造方法に適用した実施例Ｉを第１Ａ図。
第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図及び第１Ｆ図
を用いて説明する。
を用いて説明する。
まず、第１Ａ図に示すように、シリコン基板１００の主
面上に素子分離用の選択酸化膜１ （７００ｎｍ）とゲ
ート酸化膜２ （２０ｎｍ）が形成された後、バイポー
ラトランジスタ形成領域のゲート酸化膜２が除去された
後、２００ｎｍの厚さのＰ型多結晶シリコン層３，４が
ＣＶＤ法により形成され、その上に酸化膜（絶縁膜）５
（３００ｎｍ）が形成される。
面上に素子分離用の選択酸化膜１ （７００ｎｍ）とゲ
ート酸化膜２ （２０ｎｍ）が形成された後、バイポー
ラトランジスタ形成領域のゲート酸化膜２が除去された
後、２００ｎｍの厚さのＰ型多結晶シリコン層３，４が
ＣＶＤ法により形成され、その上に酸化膜（絶縁膜）５
（３００ｎｍ）が形成される。
次に、第１Ｂ図に示すように、Ｐ型多結晶シリコン膜４
、酸化膜５の２層膜を、フォトエツチング技術を用いて
加工し、ベース引出電極４Ａが形成される。次にＰ型多
結晶シリコン膜４がらシリコン基板１００にバイポーラ
トランジスタの外部ベース層（Ｐ型半導体領域）８が形
成される。このＰ型半導体領域８は、外部ベース領域と
なる。
、酸化膜５の２層膜を、フォトエツチング技術を用いて
加工し、ベース引出電極４Ａが形成される。次にＰ型多
結晶シリコン膜４がらシリコン基板１００にバイポーラ
トランジスタの外部ベース層（Ｐ型半導体領域）８が形
成される。このＰ型半導体領域８は、外部ベース領域と
なる。
次に、第１Ｃ図に示すように、バイポーラトランジスタ
部にＮ型不純物の拡散を妨げるために、薄い酸化膜１７
（２０ｎｍ）が予め形成されている。
部にＮ型不純物の拡散を妨げるために、薄い酸化膜１７
（２０ｎｍ）が予め形成されている。
ゲートと基板１００を接続する埋込みコンタクト部６の
酸化膜に窓開けが行われた後、ポリサイド構造のゲート
電極１８Ａを形成するために、２０ｎｍのＮ型多結晶シ
リコン１８と２０ｎｍのタングステンシリサイド１９の
重ね膜を被着させる。
酸化膜に窓開けが行われた後、ポリサイド構造のゲート
電極１８Ａを形成するために、２０ｎｍのＮ型多結晶シ
リコン１８と２０ｎｍのタングステンシリサイド１９の
重ね膜を被着させる。
次に、第１Ｄ図に示すように、ゲート電極１８Ａの加工
が行われ、低濃度ドレインを形成するためのＮ型低濃度
拡散層７が形成される。
が行われ、低濃度ドレインを形成するためのＮ型低濃度
拡散層７が形成される。
次に、第１Ｅ図に示すように、約４００ｎｍのＣＶＤ酸
化膜を被着した後、異方性エツチングによりＭＯＳのゲ
ート電極１８Ａの側面及びバイポーラトランジスタのベ
ース引出電極４Ａの側面にサイドウオールスペーサ１０
が形成される。
化膜を被着した後、異方性エツチングによりＭＯＳのゲ
ート電極１８Ａの側面及びバイポーラトランジスタのベ
ース引出電極４Ａの側面にサイドウオールスペーサ１０
が形成される。
次に、第１Ｆ図に示すように、この後、予めエミッタの
下に形成された内部のベース層１２、エミッタ拡散層１
４が形成され、ＮＭＯＳのソース・ドレイン１１及びＮ
型多結晶シリコン（２００ｎｍ）によるエミッタ電極１
３が形成され、その後、通常の処理を行ってＢｉ−ＣＭ
ＯＳを有する混在型半導体装置が完成される。
下に形成された内部のベース層１２、エミッタ拡散層１
４が形成され、ＮＭＯＳのソース・ドレイン１１及びＮ
型多結晶シリコン（２００ｎｍ）によるエミッタ電極１
３が形成され、その後、通常の処理を行ってＢｉ−ＣＭ
ＯＳを有する混在型半導体装置が完成される。
以上は、ベース引出電極に多結晶シリコン、ＭＯＳのゲ
ート電極にポリサイドを用いた例であるが、他の材料の
組合わせも可能である。
ート電極にポリサイドを用いた例であるが、他の材料の
組合わせも可能である。
第２Ａ図、第２Ｂ図、第２Ｃ図及び第２Ｄ図は、前記実
施例Ｉのベース引出電極４Ａにもポリサイド層を用い、
ベース抵抗を低減することを目的にした実施例■の製造
工程における各部の断面図である。
施例Ｉのベース引出電極４Ａにもポリサイド層を用い、
ベース抵抗を低減することを目的にした実施例■の製造
工程における各部の断面図である。
本実施例■の製造工程は、第１Ａ図〜第１Ｆ図と同様に
、第２Ａ図のベース引出電極４Ａとなる部分に、２００
ｎｍのＰ型多結晶シリコン４と、タングステンシリサイ
ド（２００ｎｍ）２０の重ね膜が形成される。第２Ｂ図
のベース引出電極４の加工、第２Ｃ図のゲート電極１８
Ａ、埋込コンタクト形成及び第２Ｄ図のＮＭＯＳ及びバ
イポーラトランジスタ形成は、第１Ａ図〜第１Ｆ図のそ
れぞれに該当する工程と全く同様である。
、第２Ａ図のベース引出電極４Ａとなる部分に、２００
ｎｍのＰ型多結晶シリコン４と、タングステンシリサイ
ド（２００ｎｍ）２０の重ね膜が形成される。第２Ｂ図
のベース引出電極４の加工、第２Ｃ図のゲート電極１８
Ａ、埋込コンタクト形成及び第２Ｄ図のＮＭＯＳ及びバ
イポーラトランジスタ形成は、第１Ａ図〜第１Ｆ図のそ
れぞれに該当する工程と全く同様である。
なお、ゲート電極１８Ａの材料として金属１例えばタン
グステン等の遷移金属を用いることも可能である。
グステン等の遷移金属を用いることも可能である。
以上の様に、前記実施例■及び■によれば、バイポーラ
トランジスタのベース電極４Ａの形成とＭＯＳのゲート
電極１８Ａの形成を別の工程で行うことにより、ＭＯＳ
の高速化に必要なシリサイド又は遷移金属を主体はする
材料をゲート電極１８Ａに用い、かつ、工程上の問題を
なくした状態でベース引出電極４Ａを形成し、その後、
電極側面のサイドウオールスペーサ１０を同一工程で形
成できることにより、簡略な工程で、ＬＤＤ構造のＭＯ
Ｓと、エミッタ、ベース電極間の自己製合分離を同時に
形成できる。
トランジスタのベース電極４Ａの形成とＭＯＳのゲート
電極１８Ａの形成を別の工程で行うことにより、ＭＯＳ
の高速化に必要なシリサイド又は遷移金属を主体はする
材料をゲート電極１８Ａに用い、かつ、工程上の問題を
なくした状態でベース引出電極４Ａを形成し、その後、
電極側面のサイドウオールスペーサ１０を同一工程で形
成できることにより、簡略な工程で、ＬＤＤ構造のＭＯ
Ｓと、エミッタ、ベース電極間の自己製合分離を同時に
形成できる。
第３図に示す従来技術と比較しても多結晶シリコン又は
ポリサイド形成工程が増えるがフォトエツチング工程は
増加しない。
ポリサイド形成工程が増えるがフォトエツチング工程は
増加しない。
なお５本発明を用いた代表的なＬＳＩとして、高速のＳ
ＲＡＭ （Ｓｔａｔｉｃ ＲａＩｌｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｓｏｒｙ）がある。メモリセルは通常、高抵
抗（数十ＧΩ）負荷のＮＭＯＳメモリセルである。セル
面積を縮小するため、ゲートと基板とを接続させる埋込
みコンタクト６を用いるが、この場合、ゲートはＮ型で
あることが必要であり１本発明を用いて実現できる。
ＲＡＭ （Ｓｔａｔｉｃ ＲａＩｌｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｓｏｒｙ）がある。メモリセルは通常、高抵
抗（数十ＧΩ）負荷のＮＭＯＳメモリセルである。セル
面積を縮小するため、ゲートと基板とを接続させる埋込
みコンタクト６を用いるが、この場合、ゲートはＮ型で
あることが必要であり１本発明を用いて実現できる。
また、本実施例■及び■では、バイポーラトランジスタ
のベース引出電極４Ａを形成した後に、ＭＯＳのゲート
電極１８Ａを形成する例を示したが、工程順を入れかえ
、先にＭＯＳのゲート電極１８Ａを形成し、後でベース
引出電極４Ａを形成する方法を用い、この後サイドウオ
ールスペーサ１０を同時に形成する方法もある。この場
合も同様の結果が得られる。
のベース引出電極４Ａを形成した後に、ＭＯＳのゲート
電極１８Ａを形成する例を示したが、工程順を入れかえ
、先にＭＯＳのゲート電極１８Ａを形成し、後でベース
引出電極４Ａを形成する方法を用い、この後サイドウオ
ールスペーサ１０を同時に形成する方法もある。この場
合も同様の結果が得られる。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例、に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。
本発明は、前記実施例、に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
バイポーラトランジスタのベース引出電極の形成と、Ｍ
ＩＳＦＥＴのゲート電極とが異なる工程で形成され、か
つ、当該両電極の側壁に形成されるサイドウオールスペ
ーサ（絶縁層）が同一工程で形成されるので、画電極を
同一工程で形成することに伴なう性能の劣化を避けるこ
とができ、かつ製造工程を増加することなく、ＬＤＤ構
造のＭＩＳＦＥＴの形成とバイポーラトランジスタのエ
ミッタとベース電極の自己整合分離を行うことができる
。
ＩＳＦＥＴのゲート電極とが異なる工程で形成され、か
つ、当該両電極の側壁に形成されるサイドウオールスペ
ーサ（絶縁層）が同一工程で形成されるので、画電極を
同一工程で形成することに伴なう性能の劣化を避けるこ
とができ、かつ製造工程を増加することなく、ＬＤＤ構
造のＭＩＳＦＥＴの形成とバイポーラトランジスタのエ
ミッタとベース電極の自己整合分離を行うことができる
。
これらにより、ゲートの抵抗が小さく、かつ高速動作の
混在型半導体装置を製造することができる。
混在型半導体装置を製造することができる。
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図及
び第１Ｆ図は５本発明（７） Ｂ ｉ −ＣＭ ＯＳを
有する混在型半導体装置の製造方法に適用した実施例Ｉ
の各工程の断面図。 第２Ａ図、第２Ｂ図、第２Ｃ図及び第２Ｄ図は、本発明
の実施例■の製造工程における各部の断面リコン層、４
・・・Ｐ型多結晶シリコン層、４Ａ・・・ベース引出電
極、５・・・酸化膜（絶縁膜）、６・・・埋込みコンタ
クト部、７・・・ＮＭＯ８の低濃度拡散層、８・・・バ
イポーラの外部ベース層（Ｐ型半導体領域）、９・・・
埋込みコンタクト部のＮ型拡散層、１０・・・サイドウ
オールスペーサ、１１・・・ＮＭＯ８のソース・ドレイ
ン、１２・・・バイポーラトランジスタのベース層、１
３・・・バイポーラトランジスタのエミッタ電極、１４
・・・バイポーラトランジスタのエミッタ拡散層、１５
・・・シリサイド層、１６・・・Ｎ型不純物層、１７・
・・拡散防止用酸化膜、１８Ａ・・・ゲート電極、１８
・・・Ｎ型多結晶シリコン、１９・・・タングステンシ
リサイド、２０・・・ベース引出電極用タングステンシ
リサイド。 有する混在型半導体装置の製造方法の問題点を説明する
ための図である。
び第１Ｆ図は５本発明（７） Ｂ ｉ −ＣＭ ＯＳを
有する混在型半導体装置の製造方法に適用した実施例Ｉ
の各工程の断面図。 第２Ａ図、第２Ｂ図、第２Ｃ図及び第２Ｄ図は、本発明
の実施例■の製造工程における各部の断面リコン層、４
・・・Ｐ型多結晶シリコン層、４Ａ・・・ベース引出電
極、５・・・酸化膜（絶縁膜）、６・・・埋込みコンタ
クト部、７・・・ＮＭＯ８の低濃度拡散層、８・・・バ
イポーラの外部ベース層（Ｐ型半導体領域）、９・・・
埋込みコンタクト部のＮ型拡散層、１０・・・サイドウ
オールスペーサ、１１・・・ＮＭＯ８のソース・ドレイ
ン、１２・・・バイポーラトランジスタのベース層、１
３・・・バイポーラトランジスタのエミッタ電極、１４
・・・バイポーラトランジスタのエミッタ拡散層、１５
・・・シリサイド層、１６・・・Ｎ型不純物層、１７・
・・拡散防止用酸化膜、１８Ａ・・・ゲート電極、１８
・・・Ｎ型多結晶シリコン、１９・・・タングステンシ
リサイド、２０・・・ベース引出電極用タングステンシ
リサイド。 有する混在型半導体装置の製造方法の問題点を説明する
ための図である。
Claims (1)
- １、ベース引出電極の側壁にサイドウォールスペーサを
形成し、このサイドウォールスペーサに対して自己整合
でエミッタ電極を形成するバイポーラトランジスタと、
遷移金属を主体とするゲート電極の側壁にサイドウォー
ルスペーサを形成するＭＩＳＦＥＴとを有する混在型半
導体装置であって、バイポーラトランジスタのベース引
出電極と、ＭＩＳＦＥＴのゲート電極とは異なる工程で
形成され、その後、前記両電極の側壁に形成されるサイ
ドウォールスペーサが同一工程で形成されることを特徴
とする混在型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253780A JP2728458B2 (ja) | 1988-10-11 | 1988-10-11 | 混在型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253780A JP2728458B2 (ja) | 1988-10-11 | 1988-10-11 | 混在型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101771A true JPH02101771A (ja) | 1990-04-13 |
| JP2728458B2 JP2728458B2 (ja) | 1998-03-18 |
Family
ID=17256045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253780A Expired - Fee Related JP2728458B2 (ja) | 1988-10-11 | 1988-10-11 | 混在型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728458B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471083A (en) * | 1993-12-16 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a field effect transistor and a bipolar transistor and a method of manufacturing the same |
-
1988
- 1988-10-11 JP JP63253780A patent/JP2728458B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471083A (en) * | 1993-12-16 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a field effect transistor and a bipolar transistor and a method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2728458B2 (ja) | 1998-03-18 |
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|---|---|---|---|
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