JPH03214663A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03214663A JPH03214663A JP2008244A JP824490A JPH03214663A JP H03214663 A JPH03214663 A JP H03214663A JP 2008244 A JP2008244 A JP 2008244A JP 824490 A JP824490 A JP 824490A JP H03214663 A JPH03214663 A JP H03214663A
- Authority
- JP
- Japan
- Prior art keywords
- type
- polycrystalline silicon
- layer
- nmos
- pmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、詳しくは、比較的簡単
な工程で高性能な特性が得られるＢｉＣＭＯＳＬＳＩに
関する。 〔従来の技術〕 従来の半導体装置は、アイ・イー・ディー・工（１） ム（１ ９ ８ ８年）第７４８頁から第７５１頁（Ｉ
ＥＤＭ（１９８８）， ｐｐ７４８〜７５１）に記載さ
れているように、始めに、第１層の多結晶シリコンを用
いてバイポーラのｐ型ヘース引出し電極を形成し、次に
、第２層の多結晶シリコンを用いてｎチャネルＭＯＳト
ランジスタ（ｎＭＯＳ）、および、ｐチャネルＭＯＳ＋
ヘランジスタ（ｐＭＯＳ）のｎ型ゲート電極を形成して
いた。 〔発明が解決しようとする課題〕 上記従来技術を用いて高性能ＢｊＣＭＯＳ ＬＳＩを実
現しようとする場合、第１層のｐ型多結晶シリコンと第
２層のｎ型多結晶シリコンを用いなければならず、製造
方法が複雑になるという問題点があった。また、第１層
の多結晶シリコンの一部分をｐ型及びｎ型とすることも
可能であるが、この場合にも、ｐ型多結晶シリコンとｎ
型多結晶シリコンのドライエッチング速度が異なるため
に、上記ｐ型，ｎ型多結晶シリコンを別々に加工しなけ
ればならず、製造方法が複雑になる、といった問題点が
あった。 （２） 本発明の目的は、比較的簡単な工程で高性能のＢｉＣＭ
ＯＳ ＬＳ工を実現し得る半導体装置を提供することに
ある。 〔課題を解決するための手段〕 」二記目的を達成するために、本発明では、バイポーラ
のベース電極、及び、ｎ Ｍ Ｏ ＳとｐＭＯｓのゲー
ト電極をすべて第１層のＰ型多結晶シリコンのみで形成
した。従来、ｎ Ｍ Ｏ Ｓとｐｒｏｓのゲー１〜電極
にはｎ型多結晶シリコンが用いられていたため、ｎ Ｍ
Ｏ Ｓは表面チャネル型、また、ｐ Ｍ Ｏ Ｓは埋
込みチャネル型素子として動作させていた。今回、ｎ
Ｍ Ｏ ＳとｐＭＯｓのゲー１一電極にｐ型多結晶シリ
コンを用いるが、Ｐ型多結晶シリコンの仕事関数は従来
のｎ型多結晶シリコンと異なるために、ｎ Ｍ Ｏ Ｓ
を埋込みチャネル型、また、ｐＭＯｓを表面チャネル型
素子として動作させた。 〔作用〕 本発明によれば、バイポーラのベース電極とｎＭＯｓ，
ｐＭＯｓのゲート電極を同一のｐ型多（３） 結晶シリコンで形成するために、工程数を著しく低減で
きる。また、ｎ Ｍ Ｏ Ｓを埋込みチャネル型，ｐ．
ＭＯｓを表面チャネル型として動作させるため、従来と
同等以上の性能を有するＣＭＯＳトランジスタを実現で
きる。 〔実施例〕 以下、本発明の一実施例を、第１図〜第４図を用いて説
明する。
な工程で高性能な特性が得られるＢｉＣＭＯＳＬＳＩに
関する。 〔従来の技術〕 従来の半導体装置は、アイ・イー・ディー・工（１） ム（１ ９ ８ ８年）第７４８頁から第７５１頁（Ｉ
ＥＤＭ（１９８８）， ｐｐ７４８〜７５１）に記載さ
れているように、始めに、第１層の多結晶シリコンを用
いてバイポーラのｐ型ヘース引出し電極を形成し、次に
、第２層の多結晶シリコンを用いてｎチャネルＭＯＳト
ランジスタ（ｎＭＯＳ）、および、ｐチャネルＭＯＳ＋
ヘランジスタ（ｐＭＯＳ）のｎ型ゲート電極を形成して
いた。 〔発明が解決しようとする課題〕 上記従来技術を用いて高性能ＢｊＣＭＯＳ ＬＳＩを実
現しようとする場合、第１層のｐ型多結晶シリコンと第
２層のｎ型多結晶シリコンを用いなければならず、製造
方法が複雑になるという問題点があった。また、第１層
の多結晶シリコンの一部分をｐ型及びｎ型とすることも
可能であるが、この場合にも、ｐ型多結晶シリコンとｎ
型多結晶シリコンのドライエッチング速度が異なるため
に、上記ｐ型，ｎ型多結晶シリコンを別々に加工しなけ
ればならず、製造方法が複雑になる、といった問題点が
あった。 （２） 本発明の目的は、比較的簡単な工程で高性能のＢｉＣＭ
ＯＳ ＬＳ工を実現し得る半導体装置を提供することに
ある。 〔課題を解決するための手段〕 」二記目的を達成するために、本発明では、バイポーラ
のベース電極、及び、ｎ Ｍ Ｏ ＳとｐＭＯｓのゲー
ト電極をすべて第１層のＰ型多結晶シリコンのみで形成
した。従来、ｎ Ｍ Ｏ Ｓとｐｒｏｓのゲー１〜電極
にはｎ型多結晶シリコンが用いられていたため、ｎ Ｍ
Ｏ Ｓは表面チャネル型、また、ｐ Ｍ Ｏ Ｓは埋
込みチャネル型素子として動作させていた。今回、ｎ
Ｍ Ｏ ＳとｐＭＯｓのゲー１一電極にｐ型多結晶シリ
コンを用いるが、Ｐ型多結晶シリコンの仕事関数は従来
のｎ型多結晶シリコンと異なるために、ｎ Ｍ Ｏ Ｓ
を埋込みチャネル型、また、ｐＭＯｓを表面チャネル型
素子として動作させた。 〔作用〕 本発明によれば、バイポーラのベース電極とｎＭＯｓ，
ｐＭＯｓのゲート電極を同一のｐ型多（３） 結晶シリコンで形成するために、工程数を著しく低減で
きる。また、ｎ Ｍ Ｏ Ｓを埋込みチャネル型，ｐ．
ＭＯｓを表面チャネル型として動作させるため、従来と
同等以上の性能を有するＣＭＯＳトランジスタを実現で
きる。 〔実施例〕 以下、本発明の一実施例を、第１図〜第４図を用いて説
明する。
【実施例１】
始めに、第２図に示すように、ｐ型シリコン基板１の一
部にＮ＋型埋込み層２とＰ型拡散層３を設け、エビタキ
シャル層を成長させる。次に、通常の酸化膜分離法を用
いて、二酸化シリコン４を形成する。 この後、第３図に示すように、ｐ型拡散層５を設け、ベ
ース領域を形成する。次に、ゲート酸化膜を形成し、ベ
ース領域上の一部に開孔部を設け、引き続き、ｐ型多結
晶シリコン６と二酸化シリコン７を堆積させる。 この後、通常のホＩ−リソグラフィーとドライエ（４） ツチング技術を用いて、ｎ Ｍ Ｏ Ｓとｐ．ＭＯｓの
ゲート電極とバイポーラのベース電極を同時に形成する
。次に、素子表面に二酸化シリコンを堆積し、ドライエ
ッチング技術を用いることにより二酸化シリコンのサイ
ドスペーサ８を設ける。最後に、ｒＩ型拡散層９とｐ型
拡散層１ｏを形成することにより、第１図に示すＢｉＣ
ＭＯＳ ＬＳ丁が完成する。 尚、第４図に示すように、バイポーラのｎ型エミツタ拡
散層９′をｎ型多結晶シリコン１２を用いて形成するこ
とも可能である。この場合、第１図のエミツタ拡散層９
に比較して、拡散層の深さを浅くできるので、バイポー
ラの特性をより高性能化できる。
部にＮ＋型埋込み層２とＰ型拡散層３を設け、エビタキ
シャル層を成長させる。次に、通常の酸化膜分離法を用
いて、二酸化シリコン４を形成する。 この後、第３図に示すように、ｐ型拡散層５を設け、ベ
ース領域を形成する。次に、ゲート酸化膜を形成し、ベ
ース領域上の一部に開孔部を設け、引き続き、ｐ型多結
晶シリコン６と二酸化シリコン７を堆積させる。 この後、通常のホＩ−リソグラフィーとドライエ（４） ツチング技術を用いて、ｎ Ｍ Ｏ Ｓとｐ．ＭＯｓの
ゲート電極とバイポーラのベース電極を同時に形成する
。次に、素子表面に二酸化シリコンを堆積し、ドライエ
ッチング技術を用いることにより二酸化シリコンのサイ
ドスペーサ８を設ける。最後に、ｒＩ型拡散層９とｐ型
拡散層１ｏを形成することにより、第１図に示すＢｉＣ
ＭＯＳ ＬＳ丁が完成する。 尚、第４図に示すように、バイポーラのｎ型エミツタ拡
散層９′をｎ型多結晶シリコン１２を用いて形成するこ
とも可能である。この場合、第１図のエミツタ拡散層９
に比較して、拡散層の深さを浅くできるので、バイポー
ラの特性をより高性能化できる。
【実施例２】
第５図に、本発明の他の実施例を示す。本実施例では、
バイポーラのｐ型ベース引出し電極６を、ｎ型エミツタ
拡散層６の周囲を取り囲むように形成した。この結果、
第１図の半導体素子と同等以上の性能を持つＢｉＣＭＯ
Ｓ ＬＳＩを実現できた。 尚、以上の実施例１，２において、すべてのｎ（５） 型，ｐ型の導電型を逆転しても、本発明が有効であるこ
とは言うまでもない。 〔発明の効果〕 本発明は、以上説明したように、第１層のＰ型多結晶シ
リコンのみでＢｊＣＭＯＳ ＬＳＩを形成できるので、
工程数が低減できる。例えば、本発明を用いて、４ Ｍ
ｂｊ．ｔ ＢｉＣＭＯＳ ｄ Ｒ Ａ Ｍ を試作した
結果、工程数が４５０工程から３５０工程に低減した。 さらに、高性能のバイボーラＬ Ｓ 工を用いた結果、
回路速度も大幅に向上し、約５ｎｓの読出し、書き込み
時間が実現できた。
バイポーラのｐ型ベース引出し電極６を、ｎ型エミツタ
拡散層６の周囲を取り囲むように形成した。この結果、
第１図の半導体素子と同等以上の性能を持つＢｉＣＭＯ
Ｓ ＬＳＩを実現できた。 尚、以上の実施例１，２において、すべてのｎ（５） 型，ｐ型の導電型を逆転しても、本発明が有効であるこ
とは言うまでもない。 〔発明の効果〕 本発明は、以上説明したように、第１層のＰ型多結晶シ
リコンのみでＢｊＣＭＯＳ ＬＳＩを形成できるので、
工程数が低減できる。例えば、本発明を用いて、４ Ｍ
ｂｊ．ｔ ＢｉＣＭＯＳ ｄ Ｒ Ａ Ｍ を試作した
結果、工程数が４５０工程から３５０工程に低減した。 さらに、高性能のバイボーラＬ Ｓ 工を用いた結果、
回路速度も大幅に向上し、約５ｎｓの読出し、書き込み
時間が実現できた。
第１図〜第４図は、本発明の一実施例を示す素子の工程
断面図である。また、第５図は、本発明の他の実施例を
示す素子の工程断面図である。
断面図である。また、第５図は、本発明の他の実施例を
示す素子の工程断面図である。
Claims (1)
- 【特許請求の範囲】 １、ＢｉＣＭＯＳＬＳＩにおいて、ｎ型ＭＯＳトランジ
スタ、および、ｐ型ＭＯＳトランジスタのゲート電極と
、バイポーラトランジスタのベース電極が、同一の半導
体材料、または、同一の半導体材料と金属から構成され
る多層膜で形成されていることを特徴とする半導体装置
。 ２、上記の半導体材料が、ｐ型多結晶シリコンであるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008244A JPH03214663A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008244A JPH03214663A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214663A true JPH03214663A (ja) | 1991-09-19 |
Family
ID=11687734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008244A Pending JPH03214663A (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648279A (en) * | 1994-06-21 | 1997-07-15 | Nec Corporation | Method of manufacturing bipolar transistor having emitter region and external base region formed in self alignment manner |
-
1990
- 1990-01-19 JP JP2008244A patent/JPH03214663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648279A (en) * | 1994-06-21 | 1997-07-15 | Nec Corporation | Method of manufacturing bipolar transistor having emitter region and external base region formed in self alignment manner |
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