JPH0210441A - トレース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトレース回路に関し、特に実行した命令の存在
する命令アドレスを記憶するトレース回路に関する。

〔従来の技術〕

従来、この種のトレース回路は、命令アドレスを示すプ
ログラムカウンタが更新される毎にプログラムカウンタ
から命令アドレスを取り出してトレースメモリに記憶す
る機能を有していた。

第３図は、従来のトレース回路の一例の構成を示すブロ
ック図である。

このトレース回路は、メモリｌと、プログラムカウンタ
２と、メモリ１から命令を読み出す命令読出し回路３と
、命令実行回路４と、命令アドレスを順次記憶するトレ
ースメモリ１１（容量は命令アドレスの８個分である）
と、プログラムカウンタ２が更新されると更新された命
令アドレスを取り出しトレースメモ１月１に書き込むト
レースライト回路２９と、データ信号線１２．１３．１
４．１６．１７゜２６、２７．３０および３１とを含ん
で構成されている（第１図に示す本発明のトレース回路
の一実施例と同一の構成要素については第１図と同一の
符号により示している）。

次に、このように構成された従来のトレース回路の一例
の動作について説明する。なお、ここでは第２図に示す
プログラムのトレース（実行の流れの追跡）が行われる
場合の動作について説明する。

説明に先立って、第２図に示すプログラムについて述べ
る。

このプログラムは、ステップ４０〜５０の命令を含んで
構成されている。

ステップ４０．４２．４４．４６．４８．４９および５
０は、任意の命令を示している。

ステップ４１．４３および４７は、それぞれジャンプ命
令ＪＡ、ＪＢおよびＪ（Ｂ＋１）を示している。

ステップ４５は、条件ジャンプ命令ＪＣ（３回目の実行
で条件が成立して命令アドレス（以下、ステップ４０〜
５０の命令の命令アドレスについては単にアドレスとい
う）Ｃにジャンプする命令であるものとする）を示して
いる。

ステップ４０〜５０の各命令の左側の文字Ｘ、　　＜Ｘ
＋１）、Ａ、　　（Ａ＋１）、Ｂ、　　（Ｂ＋１）、　
　（Ｂ＋２）、（Ｂ＋３）、Ｃ，（Ｃ＋１）および（Ｃ
＋２）はメモリ１上で各命令の存在するアドレスを示し
ている。

このプログラムの実行において、プログラムカウンタ２
がアドレスＸを示したとすると、命令読出し回路３はス
テップ４０の命令をメモリ１から読み出して命令実行回
路４に送出する。

命令実行回路４は、ステップ４０の命令を実行した後に
プログラムカウンタ２に更新指示を送出すこの更新指示
に基づいてプログラムカウンタ２が次のアドレスＸ＋１
を示すことにより、トレースライト回路２９はプログラ
ムカウンタ２がらアドレス（Ｘ＋１）を取り出してこれ
をトレースメモ！Ｊ１１に書き込む。

プログラムカウンタ２がアドレス（Ｘ＋１）に更新され
たことにより、命令読出し回路３はアドレス（Ｘ＋１）
に存在するステップ４１の命令（ＪＡ）を読み出す。

命令実行回路４は、この命令（ＪＡ）に基づいてプログ
ラムカウンタ２をアドレスＡに更新する。

トレースライト回路２９は、このアドレスＡをプログラ
ムカウンタ２から取り出してこれをトレースメモリ１１
に書き込む。

以下同様に、ステップ４２〜５０の命令が実行され、ト
レースメモリ１１にアドレス（Ａ＋１）、Ｂ、　　（Ｂ
＋１＞、　　（Ｂ＋２）、　　（Ｂ＋３）、　　（Ｂ＋
１．）。

（Ｂ＋２）、　　（Ｂ＋３）、　　（Ｂ＋１）、Ｃ，（
Ｃ＋１）および（Ｃ＋２）が書き込まれる。

この時点において命令読出し回路３にデータ信号線１４
から実行停止指示が出され、それによりステップ５０の
命令の実行が中止される。

その後にトレースメモ１月１をデータ信号線２６から読
み出すと、（Ｂ＋３）、　　（Ｂ＋１）　　　（Ｂ＋２
）、　　（Ｂ＋３）、　　（Ｂ＋１）、Ｃ，（Ｃ＋１）
および（Ｃ＋２）の８個のアドレスを読み出すことがで
きる（アドレス（Ｂ＋１）および（Ｂ＋３）が重複して
記憶されているのに反し、それ以前ムこ実行された命令
のアドレスは消失しておりトレースの対象とすることが
できない）。

〔発明が解決しようとする課題〕

上述した従来のトレース回路は、プログラムカウンタ（
第３図におけるプログラムカウンタ２等）が更新される
毎にプログラムカウンタから命令アドレスを取り出して
その全てをトレースメモリ（第３図におけるトレースメ
モ１月１等）に記憶する機能を有しているので、同じ命
令を何度も繰り返すような構成（繰返し部分）がプログ
ラム中に存在するとその繰返し部分の命令アドレスを重
複して記憶することでトレースメモリの容量が使われて
しまいトレース回路の目的であるプログラムの流れの追
跡に支障をきたすという欠点がある（プログラムの流れ
を変える命令以外の命令の命令アドレスの記憶（記憶し
なくてもトレース回路の目的を達成することができる）
によってもトレースメモリの容量を無駄に使用すること
になる）。

本発明の目的は、上述の点に鑑み、プログラムの流れを
変える命令の命令アドレスのみを重複しないようにトレ
ースメモリに書き込むことができ、特に繰返し部分が存
在するプログラムのトレースを少ない容量のトレースメ
モリの使用によって可能にすることができるトレース回
路を提供することにある。

〔課題を解決するための手段〕

本発明のトレース回路は、プログラムカウンタ中の命令
アドレスをトレースメモリに記憶するトレース回路にお
いて、命令アドレスを保持しその命令アドレスをトレー
スメモリに書き込むトレース保持出力部と、このトレー
ス保持出力部によるトレースメモリへの命令アドレスの
書込みに基づき保持している命令アドレスを前記トレー
ス保持出力部に格納してプログラムカウンタから命令ア
ドレスを取り込んで保持し命令アドレスの入力指示に基
づきプログラムカウンタから命令アドレスを取り込んで
保持するトレース入力回路と、このトレース入力回路に
保持されている命令アドレスと前記トレース保持出力部
に保持されている命令アドレスとを比較し一致する場合
には一致信号を発生する比較回路と、プログラムの流れ
を変える命令の実行の検出に基づきトレースメモリへの
命令アドレスの書込み指示を前記トレース保持出力部に
送出し前記比較回路により発生された一致信号の検出お
よびプログラムの流れを変える命令の実行の検出に基づ
き命令アドレスの入力指示を前記トレース入力回路に送
出するトレース制御回路とを有する。

〔作用〕

本発明のトレース回路では、トレース保持出力部が命令
アドレスを保持しその命令アドレスをトレースメモリに
書き込み、トレース入力回路がトレース保持出力部によ
るトレースメモリへの命令アドレスの書込みに基づき保
持している命令アドレスをトレース保持出力部に格納し
てプログラムカウンタから命令アドレスを取り込んで保
持し命令アドレスの人力指示に基づきプログラムカウン
タから命令アドレスを取り込んで保持し、比較回路がト
レース入力回路に保持されている命令アドレスとトレー
ス保持出力部に保持されている命令アドレスとを比較し
一致する場合には一致信号を発生し、１トレ一ス制御回
路がプログラムの流れを変える命令の実行の検出に基づ
きトレースメモリへの命令アドレスの書込み指示をトレ
ース保持出力部に送出し比較回路により発生された一致
信号の検出およびプログラムの流れを変える命令の実行
の検出に基づき命令アドレスの入力指示をトレース入力
回路に送出する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明のトレース回路の一実施例の構成を示
すブロック図である。本実施例のトレース回路は、メモ
リｌと、プログラムカウンタ２と、命令読出し回路３と
、命令実行回路４と、トレース入力回路５と、トレース
制御回路６と、トレースバッファ７と、トレース出力回
路８と、比較回路９および１０と、トレースメモ１月１
とを含んで構成されている（トレースバッファ７とトレ
ース出力回路８とによりトレース保持出力部が構成され
ている）。

メモリ１は、データ信号線１２を介してプログラムカウ
ンタ２と接続され、データ信号綿１３を介して命令読出
し回路３と接続されている。

プログラムカウンタ２は、既述の接続の他に、データ信
号線２７を介して命令読出し回路３と接続され、データ
信号線１６を介して命令実行回路４と接続され、データ
信号線１５を介してトレース入力回路５と接続されてい
る。

命令読出し回路３は、既述の接続の他に、データ信号線
１７を介して命令実行回路４と接続されている。

命令実行回路４は、既述の接続の他に、データ信号線１
９を介してトレース制御回路６と接続されている。

トレース入力回路５は、既述の接続の他に、データ信号
線２０を介してトレース制御回路６と接続され、データ
信号線２１を介してトレースバッファ７ならびに比較回
路９およびｌＯと接続されている。

トレース制御回路６は、既述の接続の他に、データ信号
線２３を介してトレース出力回路８と接続され、データ
信号線１８を介して比較回路９およびＩＯと接続されて
いる。

トレースバッファ７は、既述の接続の他に、データ信号
線２４を介してトレース出力回路８と接続され、データ
信号線２２を介して比較回路９と接続されている。

トレース出力回路８は、既述の接続の他に、データ信号
線２５を介して比較回路１０およびトレースメモリ１１
と接続されている。

さらに、トレース信号線１４が命令読出し回路３に接続
され、データ信号線２６がトレースメモリ１１に接続さ
れ、データ信号線２８がトレース出力回路８に接続され
ている。

なお、以下の説明においては、特に必要な場合以外は１
２〜２Ｂの符号で示されるデータ信号線には言及しない
。

次に、このように構成された本実施例のトレース回路の
動作について説明する。なお、ここでは第２図に示すプ
ログラムのトレースが行われる場合の動作について説明
する。また、トレースメモ１月１は８個の命令アドレス
を記憶することができ（容量が命令アドレスの８個分で
ある）、トレースバッファ７に保持できる命令アドレス
の数は１であるものとする（トレースバッファ７に保持
できる命令アドレスの数は任意の正整数Ｎに設定するこ
とができる（この場合には、比較回路８および９のよう
な比較回路は（Ｎ＋１＞個存在することになる）。また
、トレースバッファ７が存在せずにトレース出力回路８
のみでもトレース保持出力部を構成するとか可能であり
本発明のトレース回路を実現することができる（この場
合には、比較回路は比較回路１０の１個のみになる））
。

第２図に示すプログラムの実行において、プログラムカ
ウンタ２がアドレスＸを示したとすると、命令続出し回
路３はステップ４ｏの命令をメモリ１から読み出して命
令実行回路４に送出する。

命令実行回路４はステップ４０の命令を実行し、プログ
ラムカウンタ２はアドレス（Ｘ＋１）に更新される。

次に、命令実行回路４がアドレス（Ｘ＋１）に存在する
ステップ４１の命令（ＪＡ）を実行し、プログラムカウ
ンタ２がアドレスＡに更新され、命令実行回路４がトレ
ース制御回路６にプログラムの流れを変える命令を実行
したことを通知する。

トレース制御回路６は、この通知（プログラムの流れを
変える命令の実行の検出）に基づいてトレース出力回路
８に命令アドレスの書込みを指示する。

この書込み指示に基づいてトレース出力回路８からトレ
ースメモリ１１に命令アドレスが書き込まれると、トレ
ースバッファ７は保持している命令アドレスをトレース
出力回路８に格納し、トレース入力回路５は保持してい
る命令アドレスをトレースバッファ７に格納した後にプ
ログラムカウンタ２中のアドレスＡを入力する。

アドレスＡに存在するステップ４２の命令についても同
様に処理が行われ、続いてプログラムの流れを変える命
令であるステップ４３の命令（ＪＢ）が実行される。

この実行の後にプログラムカウンタ２がアドレスＢに更
新され、命令実行回路４がトレース制御回路６にプログ
ラムの流れを変える命令を実行したことを通知する。

この通知に基づいて、トレース制御回路６がトレース出
力回路８に命令アドレスの書込みを指示し、この書込み
指示に基づいてトレース出力回路８がトレースメモリ１
１に命令アドレスを書き込む。

この書込みに基づいて、トレースバッファ７にトレース
入力回路５に保持されていたアドレスＡが格納され、ト
レース入力回路５にプログラムカウンタ２中のアドレス
Ｂが格納される。

さらに、ステップ４４〜４６の命令が実行された後にプ
ログラムの流れを変える命令であるステ・７プ４７の命
令（Ｊ　（Ｂ＋１））が実行されると、トレース出力回
路８にトレースバッファ７に保持されていたアドレスＡ
が格納され、トレースバッファ７にトレース入力回路５
に保持されていたアドレスＢが格納され、トレース入力
回路５にプログラムカウンタ２中のアドレス（Ｂ＋１）
が格納される。

続いて、ステップ４５および４６の命令が実行された後
に、ステップ４７の命令（Ｊ（Ｂ＋１））が実行される
と、トレースメモリ１１にトレース出力回路８に保持さ
れていたアドレスＡが書き込まれ、トレース出力回路８
にトレースバッファ７に保持されていたアドレスＢが格
納され、トレースバッファ７にトレース入力回路５に保
持されていたアドレス（Ｂ＋１）が格納され、トレース
入力回路５にプログラムカウンタ２中のアドレス（Ｂ＋
１）が格納される。

ここで、トレースバ・ノファ７とトレース入力回路５と
に同一のアドレス（Ｂ＋１）が格納されたことになるの
で、比較回路９はその旨を示す一致信号を発生しトレー
ス制御回路６にその一致信号を送出する。

次に、ステップ４５の命令（Ｊ　Ｃ）が実行され、条件
（この命令（ＪＣ）の３回目の実行）が成立したために
プログラムカウンク２がアドレスＣに更新される。

ステップ４５の命令（Ｊ　Ｃ）がプログラムの流れを変
える命令になったので、命令実行回路４はトレース制御
回路６にプログラムの流れを変える命令を実行したこと
を通知する。

ここで、トレース制御回路６は比較回路９から一致１３
号を受けているために（一致信号の検出およびプログラ
ムの流れを変える命令の実行の検出に基づいて）、トレ
ース出力回路８に対する命令アドレスの書込み指示を与
えることなく、トレース入力回路５に命令アドレスの入
力指示を送出する。したがって、トレースメモリ１１．
トレース出力回路８およびトレースバッファ７は不変で
あるが、トレース入力回路５にプログラムカウンタ２中
のアドレスＣが格納される。

さらに、ステップ４８および４９の命令が実行された後
にステップ５０の命令が読み出され実行された時点で、
データ信号線１４から命令読出し回路３に実行停止指示
が出され、データ信号線２Ｂからトレース出力回路８に
命令アドレスの書込み指示が３回与えられる。

これにより、ステップ５０の命令の実行が中止され、ト
レース出力回路８に格納されているアドレスＢ、　　ト
レースバッファ７に格納されているアドレス（Ｂ＋１）
、）レース入力回路５に格納されているアドレスＣが順
次トレースメモリ１１に書き込まれる。

上述の処理によりトレースされたトレースメモリ１１の
内容をデータ信号線２６を使用して読み出すと、アドレ
スＡ、Ｂ、　　（Ｂ＋１）およびＣを参照することがで
きる。

〔発明の効果〕

以上説明したように本発明は、プログラムの流れを変え
る命令の実行があった場合にプログラムカウンタ中の命
令アドレスを取り出し−、この命令アドレスとすでにト
レース保持出力部に取り出されている命令アドレスとを
比較し同一であった場合には取り出した命令アドレスを
トレースメモリに書き込まないように制御することによ
り、同じ命令が何度も繰り返して実行されるような構成
のプログラムのトレースを少ない容量のトレースメモリ
の使用によって可能にすることができるという効果があ
る（上述のような構成以外のプログラムのトレースにつ
いても、プログラムの流れを変える命令の命令アドレス
のみをトレースメモリに書き込むことにより、トレース
メモリの容量を有効に使用することができるという効果
がある）。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図は第１図に示すトレース回路によりトレースが行
われるプログラムの一例を示す流れ図、第３図は従来の
トレース回路の一例の構成を示すブロック図である。 図において、 １・・・メモリ、 ２・　・・プログラムカウンタ、 ３・・・命令読出し回路、 ４・・・命令実行回路、 ５・・・トレース入力回路、 ６・・・トレース制御回路、 ７・・・トレースバッファ、 ８・・・トレース出力回路、 ９．１０・比較回路、 １１・　・・トレースメモリ、 １２〜２８・データ信号線である。

Claims (1)

1. 【特許請求の範囲】 プログラムカウンタ中の命令アドレスをトレースメモリ
   に記憶するトレース回路において、命令アドレスを保持
   しその命令アドレスをトレースメモリに書き込むトレー
   ス保持出力部と、このトレース保持出力部によるトレー
   スメモリへの命令アドレスの書込みに基づき保持してい
   る命令アドレスを前記トレース保持出力部に格納してプ
   ログラムカウンタから命令アドレスを取り込んで保持し
   命令アドレスの入力指示に基づきプログラムカウンタか
   ら命令アドレスを取り込んで保持するトレース入力回路
   と、 このトレース入力回路に保持されている命令アドレスと
   前記トレース保持出力部に保持されている命令アドレス
   とを比較し一致する場合には一致信号を発生する比較回
   路と、 プログラムの流れを変える命令の実行の検出に基づきト
   レースメモリへの命令アドレスの書込み指示を前記トレ
   ース保持出力部に送出し前記比較回路により発生された
   一致信号の検出およびプログラムの流れを変える命令の
   実行の検出に基づき命令アドレスの入力指示を前記トレ
   ース入力回路に送出するトレース制御回路と を有することを特徴とするトレース回路。