JPH02105424A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH02105424A JPH02105424A JP25696688A JP25696688A JPH02105424A JP H02105424 A JPH02105424 A JP H02105424A JP 25696688 A JP25696688 A JP 25696688A JP 25696688 A JP25696688 A JP 25696688A JP H02105424 A JPH02105424 A JP H02105424A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電界効果型半導体装置の製造方法に関し、ざ
らに詳しくは、非対称リセス［（カンマ）字形ゲート電
極構造を有する電界効果型半導体装置の製造方法に関す
る。
らに詳しくは、非対称リセス［（カンマ）字形ゲート電
極構造を有する電界効果型半導体装置の製造方法に関す
る。
［従来の技術］
従来、電界効果型半導体装置の製造プロセスにおいて、
リセス内に非対称リセスＴ字形ゲートを形成する方法と
しては、特公昭６３−１５４７５号公報「電界効果型半
導体装置の製造方法」に記載の方法が知られている。第
２図はその方法の一例を工程順に示した電極部の概略断
面図である。
リセス内に非対称リセスＴ字形ゲートを形成する方法と
しては、特公昭６３−１５４７５号公報「電界効果型半
導体装置の製造方法」に記載の方法が知られている。第
２図はその方法の一例を工程順に示した電極部の概略断
面図である。
その方法を説明すると、まず第２図（ａ）に示すように
、半絶縁性ＧａＡＳ基板２１上にＧａＡｓバッファ層２
２を成長させ、さらにその上にｎ型ＧａＡＳ活性層２３
を形成した後、前記ｎ型ＧａＡｓ活性層２３上にソース
電極２４とドレイン電極２５を形成する。その後、ｎ型
ＧａＡＳ活性層２３、ソース電極２４およびドレイン電
極２５を覆うように第１のレジスト２６を塗布・形成す
る。次いで前記第１のレジスト２６にリセス形成用パタ
ーンを形成して開口２７を形成し、該パターンをマスク
としてリセス２８を形成する。
、半絶縁性ＧａＡＳ基板２１上にＧａＡｓバッファ層２
２を成長させ、さらにその上にｎ型ＧａＡＳ活性層２３
を形成した後、前記ｎ型ＧａＡｓ活性層２３上にソース
電極２４とドレイン電極２５を形成する。その後、ｎ型
ＧａＡＳ活性層２３、ソース電極２４およびドレイン電
極２５を覆うように第１のレジスト２６を塗布・形成す
る。次いで前記第１のレジスト２６にリセス形成用パタ
ーンを形成して開口２７を形成し、該パターンをマスク
としてリセス２８を形成する。
次いで第２図（ｂ）に示すように低感度の第２のレジメ
１〜２９を全面に被覆して、プリベーキングした後に、
該第２のレジスト２９より高感度の第３のレジスト３０
を被覆してプリベーキングし、ゲート長相当のパターン
の該リセスの中央からソース電極寄りの位置への露光と
、ゲート電極を丁字形に拡大する寸法相当のパターンの
該ゲート長相当のパターンの露光より低ドーズ量の露光
とを任意の順序で行い、次いで該第２および第３のレジ
スト２９、３０を現像処理して丁字形ゲート形成用パタ
ンを形成し、次いでゲート金属３１ａ 、 ３１ｂを被
着する。
１〜２９を全面に被覆して、プリベーキングした後に、
該第２のレジスト２９より高感度の第３のレジスト３０
を被覆してプリベーキングし、ゲート長相当のパターン
の該リセスの中央からソース電極寄りの位置への露光と
、ゲート電極を丁字形に拡大する寸法相当のパターンの
該ゲート長相当のパターンの露光より低ドーズ量の露光
とを任意の順序で行い、次いで該第２および第３のレジ
スト２９、３０を現像処理して丁字形ゲート形成用パタ
ンを形成し、次いでゲート金属３１ａ 、 ３１ｂを被
着する。
次いで、第２図（Ｃ）に示すように有機洗浄あるいは酸
素（０２）プラズマにより、第１．第２および第３のレ
ジスト２６．２９．３０と不要な第３のレジスト３０上
のゲート金属３１ａを除去する。
素（０２）プラズマにより、第１．第２および第３のレ
ジスト２６．２９．３０と不要な第３のレジスト３０上
のゲート金属３１ａを除去する。
このようにして、非対称リセス丁字形ゲート電極構造を
形成することにより、電界効果型半導体装置の多くの特
性向上を同時に実現する工夫がなされている。
形成することにより、電界効果型半導体装置の多くの特
性向上を同時に実現する工夫がなされている。
［発明が解決しようとする課題］
以上述べた形成法は、ゲート抵抗が小ざくできる点で、
従来の単層レジストによって形成された電（へに比べて
改善されているものの、丁字形ゲトとしていることによ
り、ソース電極へ近づけすぎると、ゲート・ソース間の
奇生容量の増加のために、かえって特性の劣化が生ずる
という問題があった。また、ゲート長相当のパターンの
リセス中央からソース電極寄りの位置への露光がリセス
形成後に行われるため、ゲート長相当パターンの位置精
度は、露光装置の精度によって決まってしまう。
従来の単層レジストによって形成された電（へに比べて
改善されているものの、丁字形ゲトとしていることによ
り、ソース電極へ近づけすぎると、ゲート・ソース間の
奇生容量の増加のために、かえって特性の劣化が生ずる
という問題があった。また、ゲート長相当のパターンの
リセス中央からソース電極寄りの位置への露光がリセス
形成後に行われるため、ゲート長相当パターンの位置精
度は、露光装置の精度によって決まってしまう。
本発明の目的は、このような従来の欠点を除去せしめて
、ソース電極にゲート電極を接近させることができ、ま
た、ゲート長相当のパターンのリセス中央からソース電
極寄りの位置への露光が精度よくできる断面１字形の微
細電極が形成された電界効果型半導体装置の製造方法を
提供することにある。
、ソース電極にゲート電極を接近させることができ、ま
た、ゲート長相当のパターンのリセス中央からソース電
極寄りの位置への露光が精度よくできる断面１字形の微
細電極が形成された電界効果型半導体装置の製造方法を
提供することにある。
［課題を解決するための手段］
本発明は、半導体基板上に第１のレジスト、該第１のレ
ジストより低感度の第２のレジスト、および該第１およ
び第２のレジストより高感度の第３のレジストを順次被
覆すると共に、各段階で順次プリベーキングを行う工程
と、ゲート電極のゲート長相当のパターンの露光と、該
露光よりも低ドーズ量で、かつ該露光領域をソース電極
側の端部に含む広い露光領域を有し、ゲート電極を「字
形に拡大する寸法相当のパターンの露光とを任意の順序
で行う工程と、該第１．第２および第３のレジストを現
像処理して「字形ゲート形成用パタンを形成すると共に
、該第１のレジストパターンをマスクとしてリセスを形
成する工程と、ゲト金属を被着して［字形ゲート電極を
形成する工程とを備えてなることを特徴とする電界効果
型半導体装置の製造方法である。
ジストより低感度の第２のレジスト、および該第１およ
び第２のレジストより高感度の第３のレジストを順次被
覆すると共に、各段階で順次プリベーキングを行う工程
と、ゲート電極のゲート長相当のパターンの露光と、該
露光よりも低ドーズ量で、かつ該露光領域をソース電極
側の端部に含む広い露光領域を有し、ゲート電極を「字
形に拡大する寸法相当のパターンの露光とを任意の順序
で行う工程と、該第１．第２および第３のレジストを現
像処理して「字形ゲート形成用パタンを形成すると共に
、該第１のレジストパターンをマスクとしてリセスを形
成する工程と、ゲト金属を被着して［字形ゲート電極を
形成する工程とを備えてなることを特徴とする電界効果
型半導体装置の製造方法である。
［作用］
本発明の方法においては、半導体基板上に、それぞれ感
度の異なる３種類のレジストを積層した後、ゲート電極
のゲート長相当のパターン露光と、「字形の寸法相当の
パターン露光とを同時に、あるいは連続的に行う。従っ
て、次に行う現像工程により、「字形のゲート電極のパ
ターンの形成と、リセス用開口の形成が同時に行われる
ので、リセス幅とゲート電極のリセス内における位置が
精度よく決まる。また、上記工程の後、リセスエッチン
グが行われるので、リセス開口の汚染が防止される。
度の異なる３種類のレジストを積層した後、ゲート電極
のゲート長相当のパターン露光と、「字形の寸法相当の
パターン露光とを同時に、あるいは連続的に行う。従っ
て、次に行う現像工程により、「字形のゲート電極のパ
ターンの形成と、リセス用開口の形成が同時に行われる
ので、リセス幅とゲート電極のリセス内における位置が
精度よく決まる。また、上記工程の後、リセスエッチン
グが行われるので、リセス開口の汚染が防止される。
得られるゲート電極は、断面が「字形であり、ソース・
ゲート容量が低減され、かつゲート抵抗が低減される。
ゲート容量が低減され、かつゲート抵抗が低減される。
ざらに、第１のレジスト感度は第３のレジスト感度より
低いので、リセス形成用開口は［字形ゲートの上部開口
よりも狭くなり、得られるリセスはゲート電極よりも狭
い領域のものとなる。
低いので、リセス形成用開口は［字形ゲートの上部開口
よりも狭くなり、得られるリセスはゲート電極よりも狭
い領域のものとなる。
［実施例］
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）〜（ｅ）は本発明の一実施例を工程順に示
す電極部の概略断面図で必る。
す電極部の概略断面図で必る。
まず、第１図（ａ）に示すように、半導体基板１上にソ
ース電極２とトレイン電極３を形成し、次いで前記基板
１上に第１のレジスト４を塗布・形成し、プリベーキン
グを行う。次いで、第１のレジスト４より低感度の第２
のレジスト５を第１のレジスト４上に塗布してプリベー
キングを行い、次いで第１および第２のレジスト４，５
より高感度の第３のレジスト６を第２のレジスト５上に
塗布してプリベーキングを行う。
ース電極２とトレイン電極３を形成し、次いで前記基板
１上に第１のレジスト４を塗布・形成し、プリベーキン
グを行う。次いで、第１のレジスト４より低感度の第２
のレジスト５を第１のレジスト４上に塗布してプリベー
キングを行い、次いで第１および第２のレジスト４，５
より高感度の第３のレジスト６を第２のレジスト５上に
塗布してプリベーキングを行う。
次に、第１図（ｂ）に示すように、ゲート長相当のパタ
ーンの露光７と前記露光７をソース電極２側の端部に含
むようにゲート電極を［字形に拡大する寸法相当のパタ
ーンの露光８を行う。なお、この両者の露光は、とらら
を先に行ってもよく、あるいは同時に行ってもよい。
ーンの露光７と前記露光７をソース電極２側の端部に含
むようにゲート電極を［字形に拡大する寸法相当のパタ
ーンの露光８を行う。なお、この両者の露光は、とらら
を先に行ってもよく、あるいは同時に行ってもよい。
次いで、現像することにより、第１図（Ｃ）に示すよう
に、第３のレジストの開口９ａと第２のレジストの開口
９ｂと第１のレジストの開口９Ｃが形成される。この時
、第１のレジスト４が第３のレジスト６より低感度であ
るので、開口９Ｃは開口９ａより小さくなる。
に、第３のレジストの開口９ａと第２のレジストの開口
９ｂと第１のレジストの開口９Ｃが形成される。この時
、第１のレジスト４が第３のレジスト６より低感度であ
るので、開口９Ｃは開口９ａより小さくなる。
次いで第１図（ｄ）に示すように、半導体基板１を基板
のエツチング液に浸すことにより、露呈された半導体基
板１のエツチングを行い、リセス開口１０を形成し、次
いでゲート金属１１ａ、 ｌｌｂを蒸着する。
のエツチング液に浸すことにより、露呈された半導体基
板１のエツチングを行い、リセス開口１０を形成し、次
いでゲート金属１１ａ、 ｌｌｂを蒸着する。
次いで第１図（ｅ）に示すように、第１．第２゜第３の
レジスト４．５．６と第３のレジスト上の不要のゲート
金属１１ａを有機洗浄および酸素（０２）プラズマによ
り除去することで、非対称リセス［字形ゲート電４へ１
１ｂが形成できる。
レジスト４．５．６と第３のレジスト上の不要のゲート
金属１１ａを有機洗浄および酸素（０２）プラズマによ
り除去することで、非対称リセス［字形ゲート電４へ１
１ｂが形成できる。
実施例において、露光は、電子線、ＦＩＢ、紫外線、Ｘ
線あるいはこれらを組合わせたものでもよい。また、レ
ジストは、ブリベーキング後、）捏合しないＰＭＭＡや
Ｐ （ＭＭＡ−ＣＯ−ＭＡＡ）等のメタクリレ−１〜系
レジストやノボラック系レジストを使用することができ
る。
線あるいはこれらを組合わせたものでもよい。また、レ
ジストは、ブリベーキング後、）捏合しないＰＭＭＡや
Ｐ （ＭＭＡ−ＣＯ−ＭＡＡ）等のメタクリレ−１〜系
レジストやノボラック系レジストを使用することができ
る。
［発明の効果］
以上説明したように、本発明の方法によれば、断面が「
字形のゲート電極を形成するので、ゲート電極をソース
電４※側に近接させても、ゲート電極の張り出し部分が
ソース電極方向になく、ソス・ゲート容量を小さくする
ことができると共に、「字形としているため、ゲート抵
抗も小さくできる。また、ゲート開口部の形成と同時に
リセス形成ができるので、リセス表面の汚染が防止され
、電流・電圧特性の劣化を防ぐことができる。ざらに、
リセス開口内でのゲート電極位置は、リセス形成用開口
の形成と、ゲート形成用開口の形成を同時に、もしくは
連続して行うので、リセス外へゲート電極が形成される
ことがなく、［字形相当パターンの露光位置精度で決ま
るので、従来のように厳密な位置精度が要求されない等
の効果を有する。
字形のゲート電極を形成するので、ゲート電極をソース
電４※側に近接させても、ゲート電極の張り出し部分が
ソース電極方向になく、ソス・ゲート容量を小さくする
ことができると共に、「字形としているため、ゲート抵
抗も小さくできる。また、ゲート開口部の形成と同時に
リセス形成ができるので、リセス表面の汚染が防止され
、電流・電圧特性の劣化を防ぐことができる。ざらに、
リセス開口内でのゲート電極位置は、リセス形成用開口
の形成と、ゲート形成用開口の形成を同時に、もしくは
連続して行うので、リセス外へゲート電極が形成される
ことがなく、［字形相当パターンの露光位置精度で決ま
るので、従来のように厳密な位置精度が要求されない等
の効果を有する。
第１図は本発明の一実施例を工程順に示した電極部の概
略断面図、第２図は従来技術によるＴ字形電極の形成方
法を工程順に示した概略断面図である。 １・・・半導体基板 ２．２４・・・ソース電極 ３．２５・・・ドレイン電極 ４．２６・・・第１のレジスト ５．２９・・・第２のレジスト ６．３０・・・第３のレジスト ７・・・ゲート長相当パターンの露光 ８・・・「字形相当パターンの露光 ９ａ、９ｂ、９ｃ・・・レジスト開口 １０・・・リセス開口 １１ａ 、 ｌｌｂ 、 ３１ａ 、 ３１ｂ−・・ゲ
ー１へ金属（電極）２１・Ｇ ａ Ａ ｓ基板 ２２・・・ＧａＡＳバッファ層 ２３・・・ｎ型ＧａＡＳ活性層
略断面図、第２図は従来技術によるＴ字形電極の形成方
法を工程順に示した概略断面図である。 １・・・半導体基板 ２．２４・・・ソース電極 ３．２５・・・ドレイン電極 ４．２６・・・第１のレジスト ５．２９・・・第２のレジスト ６．３０・・・第３のレジスト ７・・・ゲート長相当パターンの露光 ８・・・「字形相当パターンの露光 ９ａ、９ｂ、９ｃ・・・レジスト開口 １０・・・リセス開口 １１ａ 、 ｌｌｂ 、 ３１ａ 、 ３１ｂ−・・ゲ
ー１へ金属（電極）２１・Ｇ ａ Ａ ｓ基板 ２２・・・ＧａＡＳバッファ層 ２３・・・ｎ型ＧａＡＳ活性層
Claims (1)
- （１）半導体基板上に第１のレジスト、該第１のレジス
トより低感度の第２のレジスト、および該第１および第
２のレジストより高感度の第３のレジストを順次被覆す
ると共に、各段階で順次プリベーキングを行う工程と、
ゲート電極のゲート長相当のパターンの露光と、該露光
よりも低ドーズ量で、かつ該露光領域をソース電極側の
端部に含む広い露光領域を有し、ゲート電極を「字形に
拡大する寸法相当のパターンの露光とを任意の順序で行
う工程と、該第１、第２および第３のレジストを現像処
理して「字形ゲート形成用パターンを形成すると共に、
該第１のレジストパターンをマスクとしてリセスを形成
する工程と、ゲート金属を被着して「字形ゲート電極を
形成する工程とを備えてなることを特徴とする電界効果
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25696688A JPH02105424A (ja) | 1988-10-14 | 1988-10-14 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25696688A JPH02105424A (ja) | 1988-10-14 | 1988-10-14 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105424A true JPH02105424A (ja) | 1990-04-18 |
Family
ID=17299846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25696688A Pending JPH02105424A (ja) | 1988-10-14 | 1988-10-14 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
-
1988
- 1988-10-14 JP JP25696688A patent/JPH02105424A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
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