JPH02105518A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH02105518A JPH02105518A JP25848488A JP25848488A JPH02105518A JP H02105518 A JPH02105518 A JP H02105518A JP 25848488 A JP25848488 A JP 25848488A JP 25848488 A JP25848488 A JP 25848488A JP H02105518 A JPH02105518 A JP H02105518A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
に選択的に不純物を注入するイオン注入方法の改善に関
する。
に選択的に不純物を注入するイオン注入方法の改善に関
する。
従来、半導体装置の製造にはイオン注入技術が多用され
るが、このときのマスク材には、通常、ホトレジストま
たはアルミニウムが用いられる。
るが、このときのマスク材には、通常、ホトレジストま
たはアルミニウムが用いられる。
第３図（ａ）および（ｂ）はそれぞれ従来のイオン注入
工程図で、アルミ・マスク６またはホトレジスト・マス
ク７による場合をそれぞれ示したものである。ここで、
１はＰ型シリコン基板を示す。
工程図で、アルミ・マスク６またはホトレジスト・マス
ク７による場合をそれぞれ示したものである。ここで、
１はＰ型シリコン基板を示す。
しかしながら、前者のアルミ・マスクによる方法は、ア
ルミニウムが注入されたイオンが持つ電荷を逃す効果が
あるのでチャージ・アップに強いという利点がある反面
、膜厚を下層パターンの凹凸部に対するカバレッジ性及
び注入する原子の此程距離とを考慮して十分な厚さで形
成しなければならない不利益面をもつ。すなわち、膜厚
が厚くなると、ホトレジストをマスクにしてウェット・
エツチング法でバターニングする際、サイドエツチング
量が多くなるので、第３図（ａ）に示すようにアルミ・
マスク６の平面的形状がホトレジストのパターンと一致
しなくなる。従って、アルミ・マスクを用いる場合には
ホトマスクの設計段階において、このサイドエツチング
量を考慮し、このためのマージンを大きく取っておく必
要が生じるのでチップサイズを大きくするという欠点を
持つ。また、後者のホトレジスト・マスクによる方法は
、第３図（ｂ）に示したように、マスクの寸法制御性が
良く、ホトマスク設計段階のマージンを小さくできると
いう利点がある反面、注入されたイオンの持つ電荷を蓄
積するチャージ・アップ現象が発生するので、ホトレジ
スト・マスク７直下の絶縁膜、特にＭＯＳ）ランジスタ
のゲート酸化膜が破壊されたりする。また、イオン注入
中に発生する熱でマスク・パターンが変形し、最悪の場
合は消滅するということも起こる。
ルミニウムが注入されたイオンが持つ電荷を逃す効果が
あるのでチャージ・アップに強いという利点がある反面
、膜厚を下層パターンの凹凸部に対するカバレッジ性及
び注入する原子の此程距離とを考慮して十分な厚さで形
成しなければならない不利益面をもつ。すなわち、膜厚
が厚くなると、ホトレジストをマスクにしてウェット・
エツチング法でバターニングする際、サイドエツチング
量が多くなるので、第３図（ａ）に示すようにアルミ・
マスク６の平面的形状がホトレジストのパターンと一致
しなくなる。従って、アルミ・マスクを用いる場合には
ホトマスクの設計段階において、このサイドエツチング
量を考慮し、このためのマージンを大きく取っておく必
要が生じるのでチップサイズを大きくするという欠点を
持つ。また、後者のホトレジスト・マスクによる方法は
、第３図（ｂ）に示したように、マスクの寸法制御性が
良く、ホトマスク設計段階のマージンを小さくできると
いう利点がある反面、注入されたイオンの持つ電荷を蓄
積するチャージ・アップ現象が発生するので、ホトレジ
スト・マスク７直下の絶縁膜、特にＭＯＳ）ランジスタ
のゲート酸化膜が破壊されたりする。また、イオン注入
中に発生する熱でマスク・パターンが変形し、最悪の場
合は消滅するということも起こる。
本発明の目的は、上記の状況に鑑み、イオン注入時に生
じるマスク材のチャージ・アップ及び発熱を抑え、所望
する領域に高精度でイオン注入することが可能なイオン
注入工程を備えた半導体装置の製造方法を提供すること
である。
じるマスク材のチャージ・アップ及び発熱を抑え、所望
する領域に高精度でイオン注入することが可能なイオン
注入工程を備えた半導体装置の製造方法を提供すること
である。
本発明によれば、半導体装置の製造方法は、半導体基板
の全面に導電性薄膜を形成する工程と、前記導電性薄膜
上全面にイオン注入時のイオンをマスキングするマスク
材料を形成する工程と、前記マスク材料を所望のパター
ンにパターニングする工程と、前記導電性薄膜を前記マ
スク材料の所望パターンを用いて選択エツチングする工
程と、前記選択エツチングにより形成される導電性薄膜
とマスク材料の２層構造をマスクとして半導体基板表面
に不純物をイオン注入する工程とを含んで構成される。
の全面に導電性薄膜を形成する工程と、前記導電性薄膜
上全面にイオン注入時のイオンをマスキングするマスク
材料を形成する工程と、前記マスク材料を所望のパター
ンにパターニングする工程と、前記導電性薄膜を前記マ
スク材料の所望パターンを用いて選択エツチングする工
程と、前記選択エツチングにより形成される導電性薄膜
とマスク材料の２層構造をマスクとして半導体基板表面
に不純物をイオン注入する工程とを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｅ）は本発明をＰチャネルＭＯＳＦＥ
Ｔのソース・ドレイン領域形成に実施した場合の一実施
例を示す工程順序図である。まず、第１図（ａ＞に示す
ように比抵抗が４〜５Ω・口のＰ型シリコン基板１の表
面上に厚さ０．６μｍのフィールド酸化膜２で囲まれた
２つの領域を形成した後、その一つにＮウェル３を設け
、更にそれぞれの領域上に厚さ １５０〜２００Ａのゲ
ート酸化膜５および厚さ０．４μｍのリン・ドープ多結
晶シリコンから成るゲート電極４とを形成したものが準
備される。ついで、第１図（ｂ）に示すように、フィー
ルド酸化膜２を含む基板全面に厚さ５００〜８００人の
薄いアルミニウム膜８を、蒸着もしくはスパッタにより
形成する。このアルミニウム膜８はその後のイオン注入
時のマスクとして使用するものでは無いので、厚く形成
する必要は無い。つぎに第１図（Ｃ）に示すように、こ
のアルミニウム膜８上の全面に注入イオンをマスキング
できる厚さ（１，０〜１．５μｍ）のホトレジスト膜７
を塗布し、ついで所定のパターンが描かれたホトマスク
を通して露光し現像することによってＮウェル３上から
ホトレジスト膜７を除去する。これはその後のアルミニ
ウム膜８のエツチング及びイオン注入のマスク・パター
ンを形成するためである。つぎに第１図（ｄ）に示すよ
うに前記ホトレジスト７をマスクにしてアルミニウム膜
８をリン酸系の液でエツチングし、ＰチャネルＭＯＳ
−ＦＥＴ上を開口する。この場合、アルミニウム膜８の
厚さは５００〜８００Ａなので、リン酸系液のウェット
・エツチングによるサイド・エツチング量は１００％の
オーバー・エツチングでも１０００〜１６００Ａにしか
ならないのでホトレジスト７のオーバーハングは小さく
てすむ。その後シリコン基板１の上方から垂直にエネル
ギー１０〜５０Ｋ ｅ Ｖで加速しなボロン・イオンを
ホトレジスト７をマスクにしてＰチャネルＭＯＳ−ＦＥ
Ｔに選択的に注入する。
Ｔのソース・ドレイン領域形成に実施した場合の一実施
例を示す工程順序図である。まず、第１図（ａ＞に示す
ように比抵抗が４〜５Ω・口のＰ型シリコン基板１の表
面上に厚さ０．６μｍのフィールド酸化膜２で囲まれた
２つの領域を形成した後、その一つにＮウェル３を設け
、更にそれぞれの領域上に厚さ １５０〜２００Ａのゲ
ート酸化膜５および厚さ０．４μｍのリン・ドープ多結
晶シリコンから成るゲート電極４とを形成したものが準
備される。ついで、第１図（ｂ）に示すように、フィー
ルド酸化膜２を含む基板全面に厚さ５００〜８００人の
薄いアルミニウム膜８を、蒸着もしくはスパッタにより
形成する。このアルミニウム膜８はその後のイオン注入
時のマスクとして使用するものでは無いので、厚く形成
する必要は無い。つぎに第１図（Ｃ）に示すように、こ
のアルミニウム膜８上の全面に注入イオンをマスキング
できる厚さ（１，０〜１．５μｍ）のホトレジスト膜７
を塗布し、ついで所定のパターンが描かれたホトマスク
を通して露光し現像することによってＮウェル３上から
ホトレジスト膜７を除去する。これはその後のアルミニ
ウム膜８のエツチング及びイオン注入のマスク・パター
ンを形成するためである。つぎに第１図（ｄ）に示すよ
うに前記ホトレジスト７をマスクにしてアルミニウム膜
８をリン酸系の液でエツチングし、ＰチャネルＭＯＳ
−ＦＥＴ上を開口する。この場合、アルミニウム膜８の
厚さは５００〜８００Ａなので、リン酸系液のウェット
・エツチングによるサイド・エツチング量は１００％の
オーバー・エツチングでも１０００〜１６００Ａにしか
ならないのでホトレジスト７のオーバーハングは小さく
てすむ。その後シリコン基板１の上方から垂直にエネル
ギー１０〜５０Ｋ ｅ Ｖで加速しなボロン・イオンを
ホトレジスト７をマスクにしてＰチャネルＭＯＳ−ＦＥ
Ｔに選択的に注入する。
この際、ホトレジストアは十分な厚さを持つので、ボロ
ン・イオン及びボロン・イオンの持つプラスの電荷はホ
トレジストア中にトラップされ、ゲート酸化膜５とフィ
ールド酸化膜２をはさんで対極するシリコン基板１に対
する電位は上昇する。ところが、ホトレジストア中の電
荷の一部は、ホトレジスト下にあるアルミニウム８を通
してシリコン基板１を支えているイオン注入装置のホル
ダ一部に逃げる。更に、たとえホトレジストア中の電荷
が逃げずにホトレジストの電位が上昇したとしても、ア
ルミニウム膜８が電界シールド効果を持つのでシリコン
基板１との間で放電が起こることは無く、ゲート酸化膜
５が破壊するおそれは無い。また、アルミニウム膜８は
イオン注入中に発生する熱をウェハー周辺部に逃す効果
もあり、ホトレジスト７のパターンがくずれる事も無い
。従って、第１図（ｅ）に示すように、ホトレジストア
を剥離し、アルミニウム膜８をリン酸系の液でエツチン
グ除去した後、温度９００〜１００００℃の窒素雰囲気
中で熱処理を行えば、ＰチャネルＭＯＳ −ＦＥＴのソ
ース・ドレイン領域９゜１−０のＰ＋拡散層を選択的に
形成することができる。
ン・イオン及びボロン・イオンの持つプラスの電荷はホ
トレジストア中にトラップされ、ゲート酸化膜５とフィ
ールド酸化膜２をはさんで対極するシリコン基板１に対
する電位は上昇する。ところが、ホトレジストア中の電
荷の一部は、ホトレジスト下にあるアルミニウム８を通
してシリコン基板１を支えているイオン注入装置のホル
ダ一部に逃げる。更に、たとえホトレジストア中の電荷
が逃げずにホトレジストの電位が上昇したとしても、ア
ルミニウム膜８が電界シールド効果を持つのでシリコン
基板１との間で放電が起こることは無く、ゲート酸化膜
５が破壊するおそれは無い。また、アルミニウム膜８は
イオン注入中に発生する熱をウェハー周辺部に逃す効果
もあり、ホトレジスト７のパターンがくずれる事も無い
。従って、第１図（ｅ）に示すように、ホトレジストア
を剥離し、アルミニウム膜８をリン酸系の液でエツチン
グ除去した後、温度９００〜１００００℃の窒素雰囲気
中で熱処理を行えば、ＰチャネルＭＯＳ −ＦＥＴのソ
ース・ドレイン領域９゜１−０のＰ＋拡散層を選択的に
形成することができる。
第２図は本発明をＰチャネルＭＯＳ −ＦＥＴのチャネ
ル・ドープに実施した場合の一実施例を示す部分工程図
である。本実施例によれば前実施例と同様、比抵抗４〜
５Ω・ＣのＰ型シリコン基板１の表面上に厚さ０．６μ
ｍのフィールド酸化膜２で囲まれた２つの領域を形成し
た後その一つにＮウェル３を設けたものが準備される。
ル・ドープに実施した場合の一実施例を示す部分工程図
である。本実施例によれば前実施例と同様、比抵抗４〜
５Ω・ＣのＰ型シリコン基板１の表面上に厚さ０．６μ
ｍのフィールド酸化膜２で囲まれた２つの領域を形成し
た後その一つにＮウェル３を設けたものが準備される。
ついで、これら領域の内Ｎウェル３上の表面部分にゲー
ト酸化Ｍ５を通して選択的にボロンイオンを注入する為
に先ず、シリコン基板１上全面に導電性薄膜として厚さ
５００〜８００Ａの薄いアルミニウム膜８を蒸着もしく
はスパッタにより形成し更に注入イオンのマスクとなる
厚さ １．０〜１．５μｍのホトレジスタ７を塗布し、
マスクパターンを形成する。つぎにアルミニウム膜８上
にホトレジストアを塗布し、露光現像することで、マス
クパターンを形成した後このアルミニウム膜８をホトレ
ジストアをマスクにしてリン酸系の液でエツチングし、
続いてシリコン基板１の上方から垂直にエネルギー１０
〜１５０Ｋ ｅ Ｖで加速したボロン・イオンをホトレ
ジスト７をマスクにして注入するものである。その後ホ
トレジストアを剥離し、アルミニウム膜８をリン酸系の
液でエツチング除去することによってＰチャネルＭＯＳ
−ＦＥＴに選択的にチャネル・ドープすることができ
る。本実施例においても前実施例と同様アルミニウム膜
８がホトレジストア中の電荷を逃し、更に電界シールド
の効果を持つ為、ホトレジストア下のゲート酸化膜５が
破壊することは無い。
ト酸化Ｍ５を通して選択的にボロンイオンを注入する為
に先ず、シリコン基板１上全面に導電性薄膜として厚さ
５００〜８００Ａの薄いアルミニウム膜８を蒸着もしく
はスパッタにより形成し更に注入イオンのマスクとなる
厚さ １．０〜１．５μｍのホトレジスタ７を塗布し、
マスクパターンを形成する。つぎにアルミニウム膜８上
にホトレジストアを塗布し、露光現像することで、マス
クパターンを形成した後このアルミニウム膜８をホトレ
ジストアをマスクにしてリン酸系の液でエツチングし、
続いてシリコン基板１の上方から垂直にエネルギー１０
〜１５０Ｋ ｅ Ｖで加速したボロン・イオンをホトレ
ジスト７をマスクにして注入するものである。その後ホ
トレジストアを剥離し、アルミニウム膜８をリン酸系の
液でエツチング除去することによってＰチャネルＭＯＳ
−ＦＥＴに選択的にチャネル・ドープすることができ
る。本実施例においても前実施例と同様アルミニウム膜
８がホトレジストア中の電荷を逃し、更に電界シールド
の効果を持つ為、ホトレジストア下のゲート酸化膜５が
破壊することは無い。
以上説明したように、本発明によれば不純物をイオン注
入する際のマスクにホトレジストを使用する為、寸法制
御性が良く、半導体集積回路装置の設計マージンを小さ
くでき、集積度を大幅に向上することが可能となる。ま
た、ホトレジスト下のアルミニウムが、ホトレジスト中
の電荷を逃し、更に電界シールド効果を持つので、ゲー
ト酸化膜等の薄い絶縁膜の破壊や耐圧低下が発生せず、
半導体集積回路装置の製造歩留を著しく向上させる効果
をも合せ持つものである。
入する際のマスクにホトレジストを使用する為、寸法制
御性が良く、半導体集積回路装置の設計マージンを小さ
くでき、集積度を大幅に向上することが可能となる。ま
た、ホトレジスト下のアルミニウムが、ホトレジスト中
の電荷を逃し、更に電界シールド効果を持つので、ゲー
ト酸化膜等の薄い絶縁膜の破壊や耐圧低下が発生せず、
半導体集積回路装置の製造歩留を著しく向上させる効果
をも合せ持つものである。
第１図（ａ）〜（ｅ）は本発明をＰチャネルＭＯＳ −
ＦＥＴのソース、ドレイン領域形成に実施した場合の一
実施例を示す工程順序図、第２図はＰチャネルＭＯＳ
−ＦＥＴのチャネル・ドープに実施した場合の一実施例
を示す部分工程図、第３図（ａ）および（ｂ）はそれぞ
れ従来のイオン注入工程図である。
ＦＥＴのソース、ドレイン領域形成に実施した場合の一
実施例を示す工程順序図、第２図はＰチャネルＭＯＳ
−ＦＥＴのチャネル・ドープに実施した場合の一実施例
を示す部分工程図、第３図（ａ）および（ｂ）はそれぞ
れ従来のイオン注入工程図である。
１・・・シリコン基板、２・・・フィールド酸化膜、３
・・・Ｎウェル、４・・・ゲート電極、５・・・ゲート
酸化膜、７・・・ホトレジスト、８・・・アルミニウム
膜、９・・・ソース領域、１０・・・ドレイン領域。
・・・Ｎウェル、４・・・ゲート電極、５・・・ゲート
酸化膜、７・・・ホトレジスト、８・・・アルミニウム
膜、９・・・ソース領域、１０・・・ドレイン領域。
（α）
（ｂ）
爪゛０ン
１イン
）ど囚
（ｄｌ）
干牡稿１芥し
Ｎ１ｊｌＪＪＪ
Ｊｊ
う社稍１イン
ＪＪＪＪＪＪＪＪ
ＪＪ
あｊ図
Claims (1)
- 半導体基板の全面に導電性薄膜を形成する工程と、前記
導電性薄膜上全面にイオン注入時のイオンをマスキング
するマスク材料を形成する工程と、前記マスク材料を所
望のパターンにパターニングする工程と、前記導電性薄
膜を前記マスク材料の所望パターンを用いて選択エッチ
ングする工程と、前記選択エッチングにより形成される
導電性薄膜とマスク材料の２層構造をマスクとして半導
体基板表面に不純物をイオン注入する工程とを含むこと
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848488A JPH02105518A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848488A JPH02105518A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105518A true JPH02105518A (ja) | 1990-04-18 |
Family
ID=17320851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25848488A Pending JPH02105518A (ja) | 1988-10-14 | 1988-10-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218817A (en) * | 1991-04-26 | 1993-06-15 | Honda Giken Kogyo Kabushiki Kaisha | Method and apparatus of purifying exhaust gas from internal combustion engine |
-
1988
- 1988-10-14 JP JP25848488A patent/JPH02105518A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218817A (en) * | 1991-04-26 | 1993-06-15 | Honda Giken Kogyo Kabushiki Kaisha | Method and apparatus of purifying exhaust gas from internal combustion engine |
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