JPH02106068A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH02106068A JPH02106068A JP63260044A JP26004488A JPH02106068A JP H02106068 A JPH02106068 A JP H02106068A JP 63260044 A JP63260044 A JP 63260044A JP 26004488 A JP26004488 A JP 26004488A JP H02106068 A JPH02106068 A JP H02106068A
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- JP
- Japan
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- insulating film
- ion
- gate insulating
- substrate
- ion implantation
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ、特にゲート絶縁膜中に電荷を注
入・放出することによって制御された電荷量を、制御手
段を解除した後でも比較的長持間にわたり保持すること
によって不揮発性のメモリ効果を有する半導体不揮発性
メモリに関する。
入・放出することによって制御された電荷量を、制御手
段を解除した後でも比較的長持間にわたり保持すること
によって不揮発性のメモリ効果を有する半導体不揮発性
メモリに関する。
従来の技術
第６図（ａ）に従来技術の不揮発性ＭＩＳ形トランジス
タの１例を示す（特願昭４６−６７５８３号公報、昭和
４６年９月３日出ｖｉａ＞。半導体基板１の上面にトン
ネル効果での電荷の注入・放出を可能とする約３ｎｍの
５ｉｎ２膜２を形成し、複数個の離散的な約３ｎｍの大
きさの非相互作用粒子３（例えば、半導体又は金属材料
からなり、具体。
タの１例を示す（特願昭４６−６７５８３号公報、昭和
４６年９月３日出ｖｉａ＞。半導体基板１の上面にトン
ネル効果での電荷の注入・放出を可能とする約３ｎｍの
５ｉｎ２膜２を形成し、複数個の離散的な約３ｎｍの大
きさの非相互作用粒子３（例えば、半導体又は金属材料
からなり、具体。
的にはＭｏ等の耐火性金属並びにｐｔやＡｇの如き貴金
属）を真空蒸着法等で形成する。次に、約７５ｎｍの比
較的厚いＳ ｉ０２膜又はＳｉ、Ｎ４膜やＡｅ２０．膜
５をＣＶＤ法等を用いて形成する。
属）を真空蒸着法等で形成する。次に、約７５ｎｍの比
較的厚いＳ ｉ０２膜又はＳｉ、Ｎ４膜やＡｅ２０．膜
５をＣＶＤ法等を用いて形成する。
６はゲート電極、８はソース領域又はドレイン領域であ
る。７はソース、ドレイン領域８とのオーミック・コン
タクトを形成する金属配線である。
る。７はソース、ドレイン領域８とのオーミック・コン
タクトを形成する金属配線である。
特願昭４６−６７５８３の明細書には、絶縁膜２．５が
同一材料の単層膜である実施例として、イオン注入法で
金属もしくは半導体イオン（適当なイオン種としては、
Ｉ ｎ ” ＋ Ｎ ｂ“が示されている）を注入した
場合が示されている。第６図（ｂ）に実際の不揮発性メ
モリ効果の例が絶縁膜の容量に規格化された容量比Ｃ／
Ｃｏがゲート電極６上の印加電圧を関数として示され
ている。この場合は、２５ｎｍのＳ ｉＯ２膜２，７５
ｎｍのＡｅ 、Ｏ。
同一材料の単層膜である実施例として、イオン注入法で
金属もしくは半導体イオン（適当なイオン種としては、
Ｉ ｎ ” ＋ Ｎ ｂ“が示されている）を注入した
場合が示されている。第６図（ｂ）に実際の不揮発性メ
モリ効果の例が絶縁膜の容量に規格化された容量比Ｃ／
Ｃｏがゲート電極６上の印加電圧を関数として示され
ている。この場合は、２５ｎｍのＳ ｉＯ２膜２，７５
ｎｍのＡｅ 、Ｏ。
ＦＮ６の２層構造ゲート絶縁膜である。粒子３としては
、公称３．５ｎｍの大きさのＰｔ粒子である。点線は粒
子３がない場合を示し、極めて小さなヒステリシス効果
が観察された。実線は粒子３がある場合で大きなヒステ
リシス効果が観察された。
、公称３．５ｎｍの大きさのＰｔ粒子である。点線は粒
子３がない場合を示し、極めて小さなヒステリシス効果
が観察された。実線は粒子３がある場合で大きなヒステ
リシス効果が観察された。
しかし、実測例としてはイオン注入法で形成した場合は
示されていない。従来例で示されているＩｎ＋、Ｎｂ＋
イオンの場合には、Ｓｉ基板中に注入された場合には夫
々■族、Ｖ族イオン不純物として挙動することが予測さ
れ、ＭＩＳ形トランジスタの閾値電圧の大幅な変動をひ
き起こすと思われる。即ち、従来例の如く、Ｓｆ基板か
ら約３ｎｍ近傍にピーク濃度を有し、約１０〜１０
Ｃ１１の注入量を注入するためには、イオン注入分布が
ガウス分布となるために約３ｎｍの絶縁膜を突き抜けて
１０〜ｌＯｃｌｌ 程度のドーズ量がＳｉ基板中へ注入
される。この様に大量の■、Ｖ族不純物がＳｉ基板中へ
注入されれば、閾値電圧が極めて大きく変動しＭＩＳ形
トランジスタの閾値電圧制御は不可能と思われる。即ち
、通常のＭＩＳ形トランジスタの閾値電圧制御用の■、
ｖ族の不純物イオンのドーズ量が１０〜１０ ｅｌｌ
程度であるので、これにより１桁〜３桁も大きなド
ーズ量では閾値電圧制御が不可能になると思われる。更
に、Ｓｉ基板から約３ｎｍの位置にイオン注入不純物分
布のピークを形成しようとしても、ゲート絶縁膜やイオ
ン注入エネルギ等のバラツキを考慮するとＳｉ基板中へ
のＩｎ＋やＮｂ＋イオンのドーズ量のバラツキは極めて
大きいという意味に於いても閾値電圧の制御は不可能と
思われる。
示されていない。従来例で示されているＩｎ＋、Ｎｂ＋
イオンの場合には、Ｓｉ基板中に注入された場合には夫
々■族、Ｖ族イオン不純物として挙動することが予測さ
れ、ＭＩＳ形トランジスタの閾値電圧の大幅な変動をひ
き起こすと思われる。即ち、従来例の如く、Ｓｆ基板か
ら約３ｎｍ近傍にピーク濃度を有し、約１０〜１０
Ｃ１１の注入量を注入するためには、イオン注入分布が
ガウス分布となるために約３ｎｍの絶縁膜を突き抜けて
１０〜ｌＯｃｌｌ 程度のドーズ量がＳｉ基板中へ注入
される。この様に大量の■、Ｖ族不純物がＳｉ基板中へ
注入されれば、閾値電圧が極めて大きく変動しＭＩＳ形
トランジスタの閾値電圧制御は不可能と思われる。即ち
、通常のＭＩＳ形トランジスタの閾値電圧制御用の■、
ｖ族の不純物イオンのドーズ量が１０〜１０ ｅｌｌ
程度であるので、これにより１桁〜３桁も大きなド
ーズ量では閾値電圧制御が不可能になると思われる。更
に、Ｓｉ基板から約３ｎｍの位置にイオン注入不純物分
布のピークを形成しようとしても、ゲート絶縁膜やイオ
ン注入エネルギ等のバラツキを考慮するとＳｉ基板中へ
のＩｎ＋やＮｂ＋イオンのドーズ量のバラツキは極めて
大きいという意味に於いても閾値電圧の制御は不可能と
思われる。
発明が解決しようとする課題
以上に説明したように、従来例に示すイオン注入法で粒
子３を形成する方法は、Ｍｉｓ形トランジスタの閾値電
圧制御が不可能で、従って、半導体不揮発性メモリとし
て実施することはできないと思われる。従って、本発明
では、イオン注入法を用いて半導体不揮発性メモリを実
際に集積化可能な手段を提供することである。
子３を形成する方法は、Ｍｉｓ形トランジスタの閾値電
圧制御が不可能で、従って、半導体不揮発性メモリとし
て実施することはできないと思われる。従って、本発明
では、イオン注入法を用いて半導体不揮発性メモリを実
際に集積化可能な手段を提供することである。
課題を解決するための手段
本発明では、イオン注入不純物としてＳｉ半導体基板と
周期律表で同一の■族イオン（ｓピＧ ｅ＋、 Ｓ ｎ
＋、 Ｐ ｂ＋等）を用いることを特徴とし、Ｓｉ基板
中に注入されても閾値電圧の変動が最小に抑える様にし
たものである。
周期律表で同一の■族イオン（ｓピＧ ｅ＋、 Ｓ ｎ
＋、 Ｐ ｂ＋等）を用いることを特徴とし、Ｓｉ基板
中に注入されても閾値電圧の変動が最小に抑える様にし
たものである。
作 用
■族イオンを用いるので、ガウス分布ですそをひいてＳ
ｉ基板中に注入されたイオンが活性化されずに閾値電圧
の変動に寄与することなく且つ実用に耐えつる充分大き
なヒステリシスを有する不揮発性メモリを実現できる。
ｉ基板中に注入されたイオンが活性化されずに閾値電圧
の変動に寄与することなく且つ実用に耐えつる充分大き
なヒステリシスを有する不揮発性メモリを実現できる。
実施例
本発明の実施例を第１図に示す。（ａ）はＭＩＳ構造ト
ランジスタのゲート領域の構造断面図を示し、（ｂ）は
（ａ） −（ａ） ’で切った断面のイオン注入された
Ｓ！＋イオン不純物濃度分布を示す。比抵抗が約１０Ω
−ｃｍのｐ形Ｓｉ基板１１の上面にゲート絶縁膜として
５０ｎｍのＳｉＯ２膜１２膜形２し、Ｓビイオンを２５
ｋｅＶ及び５０ｋｅＶで１０１８〜１０１０１６Ｏ’
の注入量を注入してＳｉ＋イオン注入領域１３を形成
する。その後、ゲート電極として多結晶Ｓｉ膜１４を形
成する。この時には、（ｂ）に示す距ｆｌｌＲ（Ｓｔ基
板１１とＳ ｒ ０２膜１２の界面からＳｉ＋イオン不
純物分布のピーク位置までの距離）は、２５ｋｅＶで約
２５ ｎ ｍ 。
ランジスタのゲート領域の構造断面図を示し、（ｂ）は
（ａ） −（ａ） ’で切った断面のイオン注入された
Ｓ！＋イオン不純物濃度分布を示す。比抵抗が約１０Ω
−ｃｍのｐ形Ｓｉ基板１１の上面にゲート絶縁膜として
５０ｎｍのＳｉＯ２膜１２膜形２し、Ｓビイオンを２５
ｋｅＶ及び５０ｋｅＶで１０１８〜１０１０１６Ｏ’
の注入量を注入してＳｉ＋イオン注入領域１３を形成
する。その後、ゲート電極として多結晶Ｓｉ膜１４を形
成する。この時には、（ｂ）に示す距ｆｌｌＲ（Ｓｔ基
板１１とＳ ｒ ０２膜１２の界面からＳｉ＋イオン不
純物分布のピーク位置までの距離）は、２５ｋｅＶで約
２５ ｎ ｍ 。
５０ｋｅＶで約Ｏｎｍである。第２図にＳｉ＋イオンを
Ｉ Ｘ １０”ｅｌｌ−’で２５ ｋ ｅ Ｖ （ａ）
と５０ｋｅＶ （ｂ）で注入した場合のゲート容量の容
量変化（Ｃ／Ｃｏｘ：但し、Ｃｏｘはアキュムレーショ
ン領域での最大容量値を示す）とゲート電極に印加する
ゲート電極Ｖａ依存性を示す。ｖ（Ｊが±５Ｖのスィー
ブ範囲でヒステリシスが観測され、そのウィンドウ幅は
約１ｖが得られる。１０ｃｍ の場合には±５Ｖのス
イープ範囲では０．１Ｖ以下であった。
Ｉ Ｘ １０”ｅｌｌ−’で２５ ｋ ｅ Ｖ （ａ）
と５０ｋｅＶ （ｂ）で注入した場合のゲート容量の容
量変化（Ｃ／Ｃｏｘ：但し、Ｃｏｘはアキュムレーショ
ン領域での最大容量値を示す）とゲート電極に印加する
ゲート電極Ｖａ依存性を示す。ｖ（Ｊが±５Ｖのスィー
ブ範囲でヒステリシスが観測され、そのウィンドウ幅は
約１ｖが得られる。１０ｃｍ の場合には±５Ｖのス
イープ範囲では０．１Ｖ以下であった。
１０ ”〜１０ ”ａｍ−２ではヒステリシス現象はａ
ｌｌ測されなかった。５０ｋｅＶでｌＸ１０ｃｍ の
イオン注入量の場合には、Ｓｉ＋イオンのピーク不純物
濃度は５０ｋｅＶ、２５ｋｅＶの時に夫々約４．４Ｘ１
０”と８．０ Ｘ １０”ｃｍ−２であり、高濃度のＳ
！＋イオンがＳｉ基板に注入されているにも拘わらずフ
ラットバンド電極ＶＦＢの変化は、約０．８Ｖ、１．９
Ｖである。不純物濃度のピークが５ｉ−３ｉｎ２界面に
あると思われる５０ｋｅＶ注入の場合に於いて、ＶＦＢ
変化が１．９Ｖにおさまっているのは、Ｓｉ＋イオンが
Ｓｉ基板中約１０１２０１１−２の注入量分のみが活性
化されていることが予想され、注入量の１０１６ｃ＋＊
−２の大部分が不活性でｖＦＢの変動に寄与していない
ことを示し、本発明のＳｉ＋イオンを使う正当性が実証
された。
ｌｌ測されなかった。５０ｋｅＶでｌＸ１０ｃｍ の
イオン注入量の場合には、Ｓｉ＋イオンのピーク不純物
濃度は５０ｋｅＶ、２５ｋｅＶの時に夫々約４．４Ｘ１
０”と８．０ Ｘ １０”ｃｍ−２であり、高濃度のＳ
！＋イオンがＳｉ基板に注入されているにも拘わらずフ
ラットバンド電極ＶＦＢの変化は、約０．８Ｖ、１．９
Ｖである。不純物濃度のピークが５ｉ−３ｉｎ２界面に
あると思われる５０ｋｅＶ注入の場合に於いて、ＶＦＢ
変化が１．９Ｖにおさまっているのは、Ｓｉ＋イオンが
Ｓｉ基板中約１０１２０１１−２の注入量分のみが活性
化されていることが予想され、注入量の１０１６ｃ＋＊
−２の大部分が不活性でｖＦＢの変動に寄与していない
ことを示し、本発明のＳｉ＋イオンを使う正当性が実証
された。
このことは、５０ｋｅＶ、２５ｋｅＶで１０１１０１５
ａ以下のＳ！＋イオン注入量の場合には、ｖＦＢ変動が
ないことと対応する。
ａ以下のＳ！＋イオン注入量の場合には、ｖＦＢ変動が
ないことと対応する。
ゲート絶縁膜でヒステリシス現象が実証できたので実際
にＭＩＳ形トランジスタを試作した。試作したトランジ
スタの断面構造図を第３図（ａ）に示す。約１０Ω−備
のｐ形Ｓｉ基板１１上に５０ｎｍのＳ ｉ ０２膜１２
を形成し、Ｓｉ”（オンを２５ｋｅｙ、５０ｋｅＶで１
０ ”〜３ Ｘ １０ ”ｅｌｌ−’注入した。閾値電
圧制御用Ｂ＋イオン注入は４０ｋｅＶで（４〜１０）Ｘ
ＩＯ備 を行った。約３５０ｎｍ厚の多結晶Ｓｉ膜１４
はｐ＋＋純物を高濃度に含むｎ＋多多結晶Ｓ腹膜ある。
にＭＩＳ形トランジスタを試作した。試作したトランジ
スタの断面構造図を第３図（ａ）に示す。約１０Ω−備
のｐ形Ｓｉ基板１１上に５０ｎｍのＳ ｉ ０２膜１２
を形成し、Ｓｉ”（オンを２５ｋｅｙ、５０ｋｅＶで１
０ ”〜３ Ｘ １０ ”ｅｌｌ−’注入した。閾値電
圧制御用Ｂ＋イオン注入は４０ｋｅＶで（４〜１０）Ｘ
ＩＯ備 を行った。約３５０ｎｍ厚の多結晶Ｓｉ膜１４
はｐ＋＋純物を高濃度に含むｎ＋多多結晶Ｓ腹膜ある。
ソース領域１５、ドレイン領域１６はＡｓ＋イオンを８
０ｋｅｙで６ Ｘ １０１ｓｅｌｌ−”注入して形成し
たｎ＋＋散領域である。Ｓｉ＋イオン注入後の熱処理は
９００℃約３０分である。第４図（ａ）〜（ｄ）に試作
した２５ｋｅＶで１×１０１ｓ〜３×１０１６ｃｌＩ−
２の注入量のＭＩＳ形トランジスタの電圧−電流特性を
示す。縦軸はドレイン電流１ｄを対数目盛で、横軸はゲ
ートとソース間電圧Ｖ。、を示す。閾値電圧Ｖアは約１
、ＯＶでＳｉ＋注入量によらず、はぼ一定である。
０ｋｅｙで６ Ｘ １０１ｓｅｌｌ−”注入して形成し
たｎ＋＋散領域である。Ｓｉ＋イオン注入後の熱処理は
９００℃約３０分である。第４図（ａ）〜（ｄ）に試作
した２５ｋｅＶで１×１０１ｓ〜３×１０１６ｃｌＩ−
２の注入量のＭＩＳ形トランジスタの電圧−電流特性を
示す。縦軸はドレイン電流１ｄを対数目盛で、横軸はゲ
ートとソース間電圧Ｖ。、を示す。閾値電圧Ｖアは約１
、ＯＶでＳｉ＋注入量によらず、はぼ一定である。
ソースとドレイン間の電圧ｖＳＤは０．ＩＶ、基板バイ
アス電圧はＯＶである。ゲート電圧Ｖ。、が±５ｖのス
ィーブ振幅である。Ｓ！＋イオン注入量が１×１０ ｃ
Ｉｌ ではヒステリシス現象は観測されないが、１×１
０ 備 の注入量でＩＱｌｌｌｌされ、注入量の増加に
つれてヒステリシスのウィンドウ幅は増大する。第５図
にヒステリシスのウィンドウ幅（Ｍｉｓ形トランジスタ
の閾値電圧の変化量△Ｖ ）とＳｉ”（オン注入量の関
係を示す。Ｖ（Ｉｓが±５ｖの振幅の場合は、Ｓｉ＋イ
オン注入量にほぼ比例して△ＶＴは増大し、ｖＯＳが−
０，２Ｖ〜＋３．ＯＶの振幅の場合には△■アは３ Ｘ
１０”備−２で〜０．２ｖが得られた。５０ｋｅＶの
場合には、１×１０ ｃＩｌ で〜０．８ｖの△Ｖ、値
カ得られ、５ｔ−８ｉｎ２界面にピーク不純物濃度があ
ることにより、少ない注入量で大きな△ＶＴ値が得られ
、このＳｉ＋イオンがヒステリシスの原因であることが
分かった。
アス電圧はＯＶである。ゲート電圧Ｖ。、が±５ｖのス
ィーブ振幅である。Ｓ！＋イオン注入量が１×１０ ｃ
Ｉｌ ではヒステリシス現象は観測されないが、１×１
０ 備 の注入量でＩＱｌｌｌｌされ、注入量の増加に
つれてヒステリシスのウィンドウ幅は増大する。第５図
にヒステリシスのウィンドウ幅（Ｍｉｓ形トランジスタ
の閾値電圧の変化量△Ｖ ）とＳｉ”（オン注入量の関
係を示す。Ｖ（Ｉｓが±５ｖの振幅の場合は、Ｓｉ＋イ
オン注入量にほぼ比例して△ＶＴは増大し、ｖＯＳが−
０，２Ｖ〜＋３．ＯＶの振幅の場合には△■アは３ Ｘ
１０”備−２で〜０．２ｖが得られた。５０ｋｅＶの
場合には、１×１０ ｃＩｌ で〜０．８ｖの△Ｖ、値
カ得られ、５ｔ−８ｉｎ２界面にピーク不純物濃度があ
ることにより、少ない注入量で大きな△ＶＴ値が得られ
、このＳｉ＋イオンがヒステリシスの原因であることが
分かった。
第３図（ｂ） 、 （ｅ）は本発明の別の実施例を示す
。（ｂ）はゲート絶縁膜の一部に選択的にＳｉ＋イオン
注入領域１３を形成した場合を示す。この場合には、Ｍ
ｉｓ形トランジスタの閾値電圧Ｖ、はＳ！＋イオンの注
入されていないゲート絶縁膜領域で決定され、より安定
なＶ□副制御可能となる。又、電荷の注入・放出を制御
する領域が限定される。
。（ｂ）はゲート絶縁膜の一部に選択的にＳｉ＋イオン
注入領域１３を形成した場合を示す。この場合には、Ｍ
ｉｓ形トランジスタの閾値電圧Ｖ、はＳ！＋イオンの注
入されていないゲート絶縁膜領域で決定され、より安定
なＶ□副制御可能となる。又、電荷の注入・放出を制御
する領域が限定される。
（ｅ）は同一のＳｉ基板１１上にＳｉ＋イオン注入領域
１３を有するゲート絶縁膜と、Ｓビイオン注入領域を有
しないゲート絶縁膜とを有する２種類のＭＩＳ形トラン
ジスタを形成した例を示す。これは、不揮発性メモリ効
果を有するトランジスタと、これの書き込み・消去を制
御するための周辺制御回路を同−Ｓｉ基板上に集積化し
た例である。
１３を有するゲート絶縁膜と、Ｓビイオン注入領域を有
しないゲート絶縁膜とを有する２種類のＭＩＳ形トラン
ジスタを形成した例を示す。これは、不揮発性メモリ効
果を有するトランジスタと、これの書き込み・消去を制
御するための周辺制御回路を同−Ｓｉ基板上に集積化し
た例である。
発明の効果
Ｓｉ基板と周期律表で同じ■族のＳｉ＋イオンをゲート
絶縁膜中に注入することにより、閾値電圧に悪影響を及
ぼすことなく、しかも±５ｖという低いゲート電圧での
ヒステリシス現象を実際に試作したＭＩＳ形トランジス
タで実証した。本発明の場合には、Ｓｉ＋イオン注入で
あるが、Ｇｅ＋やＳｎ＋やＰｂ＋でも同様の効果が期待
できることは容易に推定できる。
絶縁膜中に注入することにより、閾値電圧に悪影響を及
ぼすことなく、しかも±５ｖという低いゲート電圧での
ヒステリシス現象を実際に試作したＭＩＳ形トランジス
タで実証した。本発明の場合には、Ｓｉ＋イオン注入で
あるが、Ｇｅ＋やＳｎ＋やＰｂ＋でも同様の効果が期待
できることは容易に推定できる。
従って、本発明によれば、ゲート絶縁膜中にＳｔ＋イオ
ン注入するという簡単な処理により不揮発性メモリが実
現でき、且つ、不揮発性メモリの周辺制御回路用のＭＩ
Ｓ形トランジスタが容易に同一基板上に集積化できる。
ン注入するという簡単な処理により不揮発性メモリが実
現でき、且つ、不揮発性メモリの周辺制御回路用のＭＩ
Ｓ形トランジスタが容易に同一基板上に集積化できる。
第１図は本発明による不揮発性メモリ効果を有するゲー
ト構造の概念説明図、第２図はゲート絶縁膜の不揮発性
メモリ効果を示す実測データのヒステリシス特性図、第
３図は本発明によるＭＩＳ形トランジスタの一実施例断
面構造図、第４図。 第５図は本発明によるＭＩＳ形トランジスタに於ける不
揮発性メモリ効果を示す実測データのヒステリシス特性
図、第６図は従来の不揮発性メモリの断面構造ならびに
ヒステリシス特性の説明図である。 １１・・・・・・Ｓｉ基板、１２・・・・・・Ｓｉｎ、
膜、１３・・・・・・Ｓｔ＋イオン注入領域、１４・・
・・・・多結晶Ｓｉ膜。 代理人の氏名 弁理士 粟野重孝 ほか１２第 図 の 第 ２ 図 Ｖα（Ｖ） ＶＣ，（Ｖ） 宵 図 Ｖｔｔｓ（Ｖノ ナ、５ ＶＱＳ（Ｖノ 第 第 図 図 ｖ６３ （ｖ） Ｖ’ｓ （Ｖ）
ト構造の概念説明図、第２図はゲート絶縁膜の不揮発性
メモリ効果を示す実測データのヒステリシス特性図、第
３図は本発明によるＭＩＳ形トランジスタの一実施例断
面構造図、第４図。 第５図は本発明によるＭＩＳ形トランジスタに於ける不
揮発性メモリ効果を示す実測データのヒステリシス特性
図、第６図は従来の不揮発性メモリの断面構造ならびに
ヒステリシス特性の説明図である。 １１・・・・・・Ｓｉ基板、１２・・・・・・Ｓｉｎ、
膜、１３・・・・・・Ｓｔ＋イオン注入領域、１４・・
・・・・多結晶Ｓｉ膜。 代理人の氏名 弁理士 粟野重孝 ほか１２第 図 の 第 ２ 図 Ｖα（Ｖ） ＶＣ，（Ｖ） 宵 図 Ｖｔｔｓ（Ｖノ ナ、５ ＶＱＳ（Ｖノ 第 第 図 図 ｖ６３ （ｖ） Ｖ’ｓ （Ｖ）
Claims (2)
- （１）Ｓｉ半導体基板上に形成されたゲート絶縁膜に於
いて、イオン注入法によりＳｉ半導体基板と周期律表で
同一のＩＶ族イオン（Ｓｉ＾＋、Ｇｅ＾＋、Ｓｎ＾＋、
Ｐｂ＾＋等）を１０＾１＾６以上のドーズ量で、その不
純物濃度ピークが上記半導体基板と上記ゲート絶縁膜と
の界面からゲート絶縁膜側にある様にイオン注入領域を
形成し、上記イオン注入領域への電荷の注入・放出を制
御して不揮発性メモリ効果を制御したことを特徴とする
半導体不揮発性メモリ。 - （２）ゲート絶縁膜の１部に選択的にイオン注入領域を
形成したことを特徴とする請求項１に記載の半導体不揮
発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260044A JP2615922B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体不揮発性メモリ |
| KR1019900004362A KR930002293B1 (ko) | 1988-10-14 | 1990-03-30 | 반도체 불휘발성메모리 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63260044A JP2615922B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02106068A true JPH02106068A (ja) | 1990-04-18 |
| JP2615922B2 JP2615922B2 (ja) | 1997-06-04 |
Family
ID=17342524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63260044A Expired - Fee Related JP2615922B2 (ja) | 1988-10-14 | 1988-10-14 | 半導体不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2615922B2 (ja) |
| KR (1) | KR930002293B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359554A (en) * | 1991-08-27 | 1994-10-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having an energy gap for high speed operation |
| US7867869B2 (en) | 2002-06-21 | 2011-01-11 | Fujitsu Limited | Laminated thin-film device, manufacturing method thereof, and circuit |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7867869B2 (en) | 2002-06-21 | 2011-01-11 | Fujitsu Limited | Laminated thin-film device, manufacturing method thereof, and circuit |
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