JPH02113554A - 半導体集積回路の配線構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の構造に関し、特に配線の寄生
容量を低減した配線構造に関する。

〔従来の技術〕

従来、半導体集積回路の配線は半導体基板上に形成した
素子間分離用の絶縁膜或いは眉間絶縁膜上に形成される
。第５図に一例として酸化膜を素子分離膜として適用し
たバイポーラ集積回路の素子と配線を含む断面図を示す
。図において、１１は半導体基板、１２はエピタキシャ
ル成長層であり、素子間分離用の酸化膜１３で素子領域
を画成し、この素子領域にバイポーラトランジスタ１５
を形成している。そして、前記酸化膜１３上にアルミニ
ウム等の第１配線１６を形成し、これを眉間絶縁膜１７
で被覆した上で、第２配線１８を形成している。１９は
保護絶縁膜である。

なお、前記酸化膜１３は、通常ではエピタキシャル成長
１１１２よりやや厚く形成している。

〔発明が解決しようとする課題〕

ところで、近年の半導体集積回路は高速動作が要求され
ている。特に、集積回路に形成する能動素子では、寸法
の微細化、ＰＮ接合の浅接合化により寄生容量、寄生抵
抗を減らし遮断周波数を上げ高速化が計られている。し
かし、素子の寸法が微細になっても高速動作のために必
要な電流は大きくとる必要があり、そのため配線幅はエ
レクトロマイグレーション耐性を確保するのに必要な幅
寸法以下には縮小できないのが現状である。

一方、上述した素子の高速動作化が進むに従い、配線負
荷によるチップ内部での信号遅延が無視できなくなって
いる。配線負荷は配線自身の抵抗と配線に生じる寄生容
量により決定され、これらを低減することが必要とされ
る。特に、配線容量は配線の表面積に関係しており、こ
の表面積を低減することで寄生容量を低減できる。しか
しながら、表面積を低減することは、配線抵抗を増大す
ることになり、かつエレクトロマイグレーション耐性も
悪化することになる。

このため、表面積を低減する代わりに、配線間或いは配
線と半導体基板間の間隔を大きくし、換言すれば両者間
を絶縁する絶縁膜の厚さを厚くして容量を低減する試み
がなされている。しかしながら、絶縁膜を厚くしたとき
には、この絶縁膜を微細パターンに形成し、或いはエツ
チング等で微細加工することが困難になり、素子の微細
化が促進できず、素子の高速特性劣化につながるという
問題がある。

本発明は微細化を損なうことなく厚い絶縁膜の形成を可
能とし、寄生容量の低減を実現した半導体集積回路の配
線構造を提供することを目的とする。

〔課題を解決するための手段〕

本発明の半導体集積回路の配線構造は、半導体基板上に
形成した素子分離用酸化膜一部を膜厚の厚い絶縁膜、或
いは誘電率の小さい絶縁膜で構成し、酸化膜上に形成す
る配線の少なくとも一部をこの絶縁膜上に形成した構成
としている。

〔作用〕

上述した構成では、酸化膜の厚さを増大させることなく
、酸化膜の一部に形成した絶縁膜上の配線と半導体基板
との間の間隔を電気的に増大させ、両者間に生じる容量
を低減する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例の縦断面図であり、ここで
はバイポーラ集積回路に本発明を適用した例を示してい
る。

図において、半導体基板１１にはエピタキシャル成長層
１２を形成し、素子間分離用の厚い酸化膜１３で素子領
域を画成している。このとき、この酸化膜１３の一部で
配線を形成する箇所には、酸化膜１３よりも更に厚い絶
縁膜１４を形成している。

この厚い絶縁膜１４は、ここではシリコン酸化膜で構成
しており、例えば次の方法によって形成する。即ち、エ
ピタキシャル成長層１２を形成した後の半導体基板１１
に対して、厚い絶縁膜１４を形成する予定領域のみを必
要な深さだけ選択的にエツチングする。その上で、深さ
に対して十分厚いシリコン酸化膜を化学気相成長法（Ｃ
ＶＤ法）等で形成する。そして、表面を研磨し不必要な
シリコン酸化膜を除去することにより所望の形状が得ら
れる。

この後、従来と同様の選択酸化法等を用いてエピタキシ
ャル成長層１２の厚さに適した素子間分離用の酸化膜１
３を形成する。この酸化膜１３により画成される素子領
域には、公知の方法によってバイポーラトランジスタ１
５を形成する。

そして、前記厚い絶縁膜１４上にアルミニウム等の導電
材料で所要のパターンに形成した第１配線１６を形成す
る。この場合、全ての配線を厚い絶縁膜１４上に形成す
る必要はなく、特に寄生容量が問題とされる配線のみを
形成すればよい。

なお、１７は眉間絶縁膜、１８は第２配線、１９は保護
膜である。

第２図は第１図の半導体集積回路の配線部分を模式的に
示す斜視図であり、第１図と対応する部分には同一符号
を付しである。このようにモデル化された配線構造にお
いて、半導体基板と配線間の酸化膜厚を変えた時の半導
体基板１１．第１配線１６．第２配線１８間の容量の変
化を計算によって求めた結果を第３図に示す。

この図から、半導体基板と配線間酸化膜厚しが１．５倍
になるとＣ＋−ｓｕｍ　　（第１配線−半導体基板間容
量）成分は２６％減少し、さらにｔが２倍になると４１
％減少することがわかる。またこのとき、同層配線間容
量Ｃ＋−＋　　（隣接する第１配線間容量）。

Ｃ２−□　（隣接する第２配線間容量）、及び異層配線
間容量Ｃ＋−ｚ　　（第１配線−第２配線間容量）。

ＣＣ２−５ｕ　　（第２配線−半導体基板間容量）は殆
ど変化せず、容量値の大きいＣｌ−３ＬＩＩＩ成分のみ
が飛躍的に減少することが判る。

したがって、特に第１配線１６０表面積を低減しなくて
も寄生容量が低減できる。また、このとき厚い絶縁膜１
４は素子間分離用の酸化膜１３とは別工程で形成してい
るので、素子間分離用の酸化膜１３は必要最小限の厚さ
に抑えることができ、素子の＠細加工を可能とする。

第４図は本発明の第２実施例の縦断面図であり、第１図
と同−又は均等な部分には同一符号を付しである。

この実施例では素子間分離用酸化膜１３のうち、第１配
線１６を形成する領域の表面を誘電率の低い物質２０で
構成している。この物質としてはポリイミドなどの有機
系材料が通している。また、この物質２０はバイポーラ
トランジスタ１５等の素子を形成した後に、酸化膜１３
の表面を深さ方向にエツチングし、形成された凹部内に
塗布法等により埋設することで形成することができる。

この構成によれば、誘電率の低い物質２０によって半導
体基板１１と第１配線１６との間の電気的な間隔を増大
させ、両者間に生じる容量を低減できる。また、実際に
は酸化膜１３の厚さは従来通りであり、微細な加工が阻
害されることはない。

特に、本発明を素子領域と配線チャネル領域とから成る
ゲートアレ一方式の半導体集積回路に適用した場合には
、チャネル領域に本発明構造を施すことにより、チップ
上で離れた位置にあるゲート間の配線容量をレイアウト
上の制限をつけずに低減することが可能となる。

〔発明の効果］ 以上説明したように本発明は、素子分離用酸化膜一部を
膜厚の厚い絶縁膜、或いは誘電率の小さい絶縁膜で構成
し、配線の少な（とも一部をこの絶縁膜上に形成してい
るので、酸化膜の厚さを増大させることなく、酸化膜の
一部に形成した絶縁膜上の配線と半導体基板との間の間
隔を電気的に増大させ、両者間に生じる容量を低減する
ことができる。これにより、酸化膜における微細加工を
実現して集積回路の微細化を実現する一方で、配線に寄
生する容量を低減して動作の高速化が達成できる。

【図面の簡単な説明】

第１図は本発明の第１実施例の縦断面図、第２図は第１
図に示した半導体集積回路の配線構造を模式的に示す斜
視図、第３図は酸化膜の膜厚と寄生容量との関係を示す
図、第４図は本発明の第２実施例の縦断面図、第５図は
従来の配線構造の縦断面図である。 １１・・・半導体基板、１２・・・エピタキシャル成長
層、１３・・・素子間分離用酸化膜、１４・・・厚い絶
縁膜、１５・・・バイポーラトランジスタ、１６・・・
第１配線、１７・・・層間絶縁膜、１８・・・第２配線
、１９・・・保護膜、２０・・・低誘電率物質、 第２図

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に素子分離用酸化膜で素子を画成し、
   この素子領域に各種の素子を形成するとともに、前記酸
   化膜上に配線を形成した半導体集積回路において、前記
   酸化膜の一部を膜厚の厚い絶縁膜、或いは誘電率の小さ
   い絶縁膜で構成し、前記配線の少なくとも一部をこの絶
   縁膜上に形成したことを特徴とする半導体集積回路の配
   線構造。