JPS61194742A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に低い配線容量を実現し
た半導体集積回路装置に関する。

〔従来の技術〕

従来、半導体集積回路においては、配線領域の絶縁膜は
第３図に示すように一般に素子間絶縁膜が用いられてい
る。第３図において１は半導体基板、２３．２ｂ、２Ｃ
は素子間絶縁膜、２ｄＦｉ素子間絶縁膜を利用した配線
領域、４は配線である。

〔発明が解決しようとする問題点〕

第３図かられかるように、半導体集積回路において、回
路動作の高速化が進むにつれて、チップ内配線の浮遊容
量による信号遅延が大きな問題となる。従って高速動作
を確保する為にチップ内配線の配線容量を小さくする事
が必要になるが、この配線容量を決める最も大きな要因
は半導体基板と配線との間の絶縁＃による両者間の容量
である。

一般に配線領域はある程度大きなまとまった領域を取る
ことが多く、−膜素子絶縁酸化領域よシ犬になるのは、
長い配線のある大きな配線領域である。この基板配線間
の容量を小さくする為に絶縁酸化膜を厚くすれば容量を
小さくすることができるが、素子分離の精度が悪くなる
為、集積密度が低下してしまいあまシ厚くすることが出
来なかった。従って容量の低減が限界に達するという欠
点があった。

本発明は上記問題点に対処してなされたもので、簡易な
構造変化により配線領域の容量を低くし、ＶＬＳＩ化に
供い大きな問題となる配線による動作速度の遅れを解決
しＶＬＳＩの高速動作を実現できる半導体装置を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明の半導体装置は、基板に対して素子間絶縁膜とは
異なる低い容量係数を有する絶縁膜を備えた配線領域を
有することによシ構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第７図は本発明の一実施例の断面図で、第７図に付した
番号は従来例と同じ部分は同一番号を付したので詳細説
明は省略する。本実施例で従来例と異なる点は配線領域
の絶縁膜２２が素子間絶＃＃ＦＩ！！２ａ１２ｂ１２Ｃ
よシ厚く形成されていることであり、これにより配線領
域の絶縁膜の容量係数を素子間絶縁膜領域のそれよシ小
さくすることが出来る。

なお素子間絶縁膜領域の絶級駿は従来と変っていないの
で、素子間分離精度を低下させることはない。

第１図は本発明の他の実施例の断面図である。

第１図においても従来と同一部分は従来例と同一符号が
付しである。

第２図における実施例の特徴は配線領域の絶縁膜３２が
素子間分離絶縁ｇｉ２ａ、２ｂ、２ｃと異なり誘電率が
素子間分離絶＃＃膠より低い絶縁膜で構成されているこ
とである。すなわち配線領域に低い容量係数の膜を使用
することＫより配線の浮遊容量を小さくすることができ
る。なお第１の実施例と同様素子間絶縁膜は変っていな
いので素子間分離精度の低下は起きない。

一般に配線領域はチップの中でまとまった大きな面積を
構成するので配線領域下の酸化膜又は低誘電率領域を構
成する場合あまり精度を良くしなくても良いので比較的
容易に厚い層又は誘電率の低い層を構成することが可能
である。

〔発明の効果〕

以上説明したとおり、本発明によればＬＳＩ。

ＶＬＳＩなどの半導体装置のチップにおける配線領域の
容量を低くすることが可能となｆｉ、ＶＬＳＩ化に供い
大きな問題となる配線による遅れを解決し、ＶＬＳＩの
高速動作を実現することが出来、その効果は非常に大で
ある。

【図面の簡単な説明】

第１図及び第２図は共に本発明の実施例の断面図、第３
図は従来の配線構造を有する半導体装置の断面図である
。 １・・・・・・半導体基板、２ａ、２ｂ、２ｃ・・・・
・・素子間絶縁膜腰、２ｄ　、２２　、３２・−・・・
・配線領域絶縁駿、３ａ。 ３ｂ、３ｃ・・・・・・トランジスタ、４・・・・・・
配線。 ゛（、−

Claims (1)

【特許請求の範囲】
1. 　基板に対して素子間絶縁膜とは異なる低い容量係数を
   有する絶縁膜をそなえた配線領域を有することを特徴と
   する半導体装置。