JPH02116157A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02116157A JPH02116157A JP63269687A JP26968788A JPH02116157A JP H02116157 A JPH02116157 A JP H02116157A JP 63269687 A JP63269687 A JP 63269687A JP 26968788 A JP26968788 A JP 26968788A JP H02116157 A JPH02116157 A JP H02116157A
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- JP
- Japan
- Prior art keywords
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- potential
- circuit
- power supply
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000005669 field effect Effects 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract description 13
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にＣＭＯＳ回路
を含む集積回路装置に関する。
を含む集積回路装置に関する。
第３図（ａ）および（ｂ）はそれぞれ従来のＣＭＯＳ回
路を含む半導体集積回路装置の出力回路部分の断面構造
図およびその等価回路図である。このＣＭＯＳ回路はイ
ンバータを構成しており、Ｐ型シリコン基板１とそのＮ
ウェル２上に互いに隣接配置されたＮチャネルＭＯ９）
−ランジスタＴＮとＰチャネルＭＯＳトランジスタＴｐ
との組合わせ回路から成る。ここで、トランジスタＴＮ
およびＴｐの各ソース領域は接地電位（ＧＮＤ）および
電源電位（ＶＤＤ）にそれぞれ接続され、ゲートの共通
接続端子に加わる入力信号をレベル反転してドレインの
共通接続端子Ｑがら出力するよう機能する。
路を含む半導体集積回路装置の出力回路部分の断面構造
図およびその等価回路図である。このＣＭＯＳ回路はイ
ンバータを構成しており、Ｐ型シリコン基板１とそのＮ
ウェル２上に互いに隣接配置されたＮチャネルＭＯ９）
−ランジスタＴＮとＰチャネルＭＯＳトランジスタＴｐ
との組合わせ回路から成る。ここで、トランジスタＴＮ
およびＴｐの各ソース領域は接地電位（ＧＮＤ）および
電源電位（ＶＤＤ）にそれぞれ接続され、ゲートの共通
接続端子に加わる入力信号をレベル反転してドレインの
共通接続端子Ｑがら出力するよう機能する。
しかしながら、上述した従来の半導体集積回路装置では
、通常行われるように、基板およびウェルに接地電位（
ＧＮＤ）および電源電位（Ｖｏｏ）をそれぞれ与えてそ
れぞれの電位を安定せしめると、Ｐ型基板コンタクト３
とＮチャネルＭＯＳトランジスタＴＮのドレイン領域４
との間およびＰチャネルＭＯＳトランジスタＴＰのドレ
イン領域５とＮ＋トド−ング領域からなるＮウェル・コ
ンタクト６との間に寄生ダイオードＤ１およびＤ２がそ
れぞれ形成されるようになる。従って、この状態で電源
（ＶＤＤ）ラインの遮断によりトランジスタＴＰが動作
不能に陥りトランジスタＴｐが見掛は上ＧＮＤ論理レベ
ルに落とされた場合には、基板上の他の素子からの電流
がこの寄生ダイオードＤ２が形成する電流流入パスを経
由して出力端子Ｑから電源（Ｖｏｏ）ラインに流れ込む
現象が起る。このとき、出力端子Ｑからの流入電流値が
高ければトランジスタＴＰを損傷する場合もあり得るが
、他方では出力端子Ｑの電位がダイオードの導通電位に
相当する高々０．６Ｖの低電位に保持されることとなる
ので、このＣＭＯＳインバータ回路は入力信号のレベル
如何に関わらず実質上書に“Ｌ ”レベルを出力するよ
うになる。従来、この問題点に対しては、ＣＭＯ３回路
には上述の問題が生じ得ることを充分考慮した上で、使
用上の制限項目として使用者側が細心の注意を払うこと
で対処されてきている。
、通常行われるように、基板およびウェルに接地電位（
ＧＮＤ）および電源電位（Ｖｏｏ）をそれぞれ与えてそ
れぞれの電位を安定せしめると、Ｐ型基板コンタクト３
とＮチャネルＭＯＳトランジスタＴＮのドレイン領域４
との間およびＰチャネルＭＯＳトランジスタＴＰのドレ
イン領域５とＮ＋トド−ング領域からなるＮウェル・コ
ンタクト６との間に寄生ダイオードＤ１およびＤ２がそ
れぞれ形成されるようになる。従って、この状態で電源
（ＶＤＤ）ラインの遮断によりトランジスタＴＰが動作
不能に陥りトランジスタＴｐが見掛は上ＧＮＤ論理レベ
ルに落とされた場合には、基板上の他の素子からの電流
がこの寄生ダイオードＤ２が形成する電流流入パスを経
由して出力端子Ｑから電源（Ｖｏｏ）ラインに流れ込む
現象が起る。このとき、出力端子Ｑからの流入電流値が
高ければトランジスタＴＰを損傷する場合もあり得るが
、他方では出力端子Ｑの電位がダイオードの導通電位に
相当する高々０．６Ｖの低電位に保持されることとなる
ので、このＣＭＯＳインバータ回路は入力信号のレベル
如何に関わらず実質上書に“Ｌ ”レベルを出力するよ
うになる。従来、この問題点に対しては、ＣＭＯ３回路
には上述の問題が生じ得ることを充分考慮した上で、使
用上の制限項目として使用者側が細心の注意を払うこと
で対処されてきている。
一般に、集積回路装置では、その電源遮断時において出
力端子がハイ・インく−ダンス状態となることが好まし
く、開発時にシステム・ボード上で複数個の集積回路を
動作チエツクを行う際、論理動作範囲を限定した上で一
部の集積回路の電源を遮断して検討される。この時、電
源遮断された集積回路の出力端がハイ・インピーダンス
状態になっているのが最も好ましいとされることは勿論
である。
力端子がハイ・インく−ダンス状態となることが好まし
く、開発時にシステム・ボード上で複数個の集積回路を
動作チエツクを行う際、論理動作範囲を限定した上で一
部の集積回路の電源を遮断して検討される。この時、電
源遮断された集積回路の出力端がハイ・インピーダンス
状態になっているのが最も好ましいとされることは勿論
である。
本発明の目的は、上記の情況に鑑み、基板上のＣＭＯ８
出力回路がその電源遮断時において出力端をハイ・イン
ピーダンス状態に設定され得るようにした半導体集積回
路装置を提供することである。
出力回路がその電源遮断時において出力端をハイ・イン
ピーダンス状態に設定され得るようにした半導体集積回
路装置を提供することである。
本発明によれば、半導体集積回路装置は、Ｎチャネルお
よびＰチャネルの２つの電界効果トランジスタを低電位
側および高電位側の各電源ラインにそれぞれ接続するプ
シュプル回路構成のＣＭＯ３出力回路を含み、前記Ｐチ
ャネル電界効果トランジスタを形成するＮ型半導体領域
はショットキー接合のコンタクトを介し高電位側電源ラ
インに接続されることを含んで構成される。
よびＰチャネルの２つの電界効果トランジスタを低電位
側および高電位側の各電源ラインにそれぞれ接続するプ
シュプル回路構成のＣＭＯ３出力回路を含み、前記Ｐチ
ャネル電界効果トランジスタを形成するＮ型半導体領域
はショットキー接合のコンタクトを介し高電位側電源ラ
インに接続されることを含んで構成される。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す半導体集積回路装置のＣＭＯ３回路部分の断面構
造図およびその等価回路図である。本実施例によれば、
ＣＭＯ３回路を構成する一方のＮチャネルＭＯＳトラン
ジスタＴＮが基板上に形成され、また、他方のＰチャネ
ルＭＯＳトランジスタＴＰがＮウェル上に形成された場
合が第３図と符号を共通にして示される。本実施例が従
来の構造と根本的に異なり特徴づけるものは、Ｐチャネ
ルＭＯ３）ランジスタＴｐが形成されるＮウェル２に電
源電位を与えるＮウェル・コンタクト７が、従来のＮ“
ドーピング領域に代わってショットキー接合面で構成さ
れたことである。すなわち、等価回路〔第１図（ｂ）参
照〕で示すように、ショットキー・ダイオードＤ ｓｅ
ａが電源（Ｖｏｏ）ラインと出力端子Ｑとの間に寄生ダ
イオードＤ２と直列接続されて新たに挿入される。本実
施例によると、Ｎウェル２は、従来構造が電源電圧（Ｖ
ＤＤ）によってプル・アップされていたのに対し、電源
電圧ＶＤＤからショットキー・ダイオードＶ ５８０と
導通電位（０，３〜０．５Ｖ）だけ低い電圧でプル・ア
ップされることとなるが、ＣＭＯ３出力回路の通常動作
に対しては何ら影響を与えることはない。かがる構成を
とると、ＣＭＯ３出力回路に電源電圧の遮断が生じた場
合であっても、出力端子Ｑから電源（Ｖｏｏ）ラインに
至る電流径路はショットキー・ダイオードＤ５Ｂ０によ
って遮断されるので、出力端子Ｑはハイ・インピーダン
ス状態を確保することができる。
を示す半導体集積回路装置のＣＭＯ３回路部分の断面構
造図およびその等価回路図である。本実施例によれば、
ＣＭＯ３回路を構成する一方のＮチャネルＭＯＳトラン
ジスタＴＮが基板上に形成され、また、他方のＰチャネ
ルＭＯＳトランジスタＴＰがＮウェル上に形成された場
合が第３図と符号を共通にして示される。本実施例が従
来の構造と根本的に異なり特徴づけるものは、Ｐチャネ
ルＭＯ３）ランジスタＴｐが形成されるＮウェル２に電
源電位を与えるＮウェル・コンタクト７が、従来のＮ“
ドーピング領域に代わってショットキー接合面で構成さ
れたことである。すなわち、等価回路〔第１図（ｂ）参
照〕で示すように、ショットキー・ダイオードＤ ｓｅ
ａが電源（Ｖｏｏ）ラインと出力端子Ｑとの間に寄生ダ
イオードＤ２と直列接続されて新たに挿入される。本実
施例によると、Ｎウェル２は、従来構造が電源電圧（Ｖ
ＤＤ）によってプル・アップされていたのに対し、電源
電圧ＶＤＤからショットキー・ダイオードＶ ５８０と
導通電位（０，３〜０．５Ｖ）だけ低い電圧でプル・ア
ップされることとなるが、ＣＭＯ３出力回路の通常動作
に対しては何ら影響を与えることはない。かがる構成を
とると、ＣＭＯ３出力回路に電源電圧の遮断が生じた場
合であっても、出力端子Ｑから電源（Ｖｏｏ）ラインに
至る電流径路はショットキー・ダイオードＤ５Ｂ０によ
って遮断されるので、出力端子Ｑはハイ・インピーダン
ス状態を確保することができる。
第２図（ａ）および（ｂ）はそれぞれ本発明の他の実施
例を示す半導体集積回路装置のＣＭＯ３回路部分の断面
構造図およびその等価回路図である。本実施例によれば
、ＣＭＯ３回路を構成する一方のＰチャネルＭＯ３）ラ
ンジスタＴｐがＮ型半導体基板１０上に形成され、また
、他方のＮチャネルＭＯＳトランジスタＴＮがＰウェル
９上に形成された場合が示される。本実施例においても
、Ｎ型基板１０はショットキー接合のＮ型基板コンタク
ト８を介してプル・アップされるので、電源電圧開放時
における出力端子Ｑのハイ・インピーダンス状態確保の
効果を前実施例と同等に奏し得る。
例を示す半導体集積回路装置のＣＭＯ３回路部分の断面
構造図およびその等価回路図である。本実施例によれば
、ＣＭＯ３回路を構成する一方のＰチャネルＭＯ３）ラ
ンジスタＴｐがＮ型半導体基板１０上に形成され、また
、他方のＮチャネルＭＯＳトランジスタＴＮがＰウェル
９上に形成された場合が示される。本実施例においても
、Ｎ型基板１０はショットキー接合のＮ型基板コンタク
ト８を介してプル・アップされるので、電源電圧開放時
における出力端子Ｑのハイ・インピーダンス状態確保の
効果を前実施例と同等に奏し得る。
以上詳細に説明したように、本発明によれば、Ｐチャネ
ル電界効果トランジスタが高電位側電源ラインに接続さ
れるプシュプル回路構成のＣＭＯ８出力回路は、そのＰ
チャネル・トランジスタを形成するＮ型半導体領域がシ
ョットキー接合を介して高電位側電源ラインに接続され
プル・アップされるので、電源ラインが遮断した場合で
も、出力端子をハイ・インピーダンス状態に保持するこ
とが出来る。従って使用上の制限事項が少なく、回路動
作の安定した半導体集積回路装置を得ることが可能であ
る。
ル電界効果トランジスタが高電位側電源ラインに接続さ
れるプシュプル回路構成のＣＭＯ８出力回路は、そのＰ
チャネル・トランジスタを形成するＮ型半導体領域がシ
ョットキー接合を介して高電位側電源ラインに接続され
プル・アップされるので、電源ラインが遮断した場合で
も、出力端子をハイ・インピーダンス状態に保持するこ
とが出来る。従って使用上の制限事項が少なく、回路動
作の安定した半導体集積回路装置を得ることが可能であ
る。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す半導体集積回路装置のＣＭＯ３回路部分の断面構
造図およびその等価回路図、第２図（ａ）および（ｂ）
はそれぞれ本発明の他の実施例を示す半導体集積回路装
置のＣＭＯ３回路部分の断面構造図およびその等価回路
図、第３図（ａ）および（ｂ）はそれぞれ従来のＣＭＯ
３回路を含む半導体集積回路装置の出力回路部分の断面
構造図およびその等価回路図である。 １・・・Ｐ型半導体基板、２・・・Ｎウェル、３・・・
Ｐ型基板コンタクト、３′・・・Ｐウェル・コンタクト
２．４・・・ＮチャネルＭＯＳトランジスタのトレイン
領域、５・・・ＰチャネルＭＯＳトランジスタのドレイ
ン領域、７・・・ショットキー接合のＮウェル・コンタ
クト、８・・・ショットキー接合のＮ型基板コンタクト
、９・・・Ｐウェル、１０・・・Ｎ型半導体基板、ＴＮ
・・・ＮチャネルＭＯ３）ランジスタ、Ｔｐ・・・Ｐチ
ャネルＭＯＳトランジスタ、Ｄ、、Ｄ２・・・寄生ダイ
オード、Ｄ ＳＢＤ・・ショットキー・ダイオード、■
・・・入力端子、Ｑ・・・出力端子。
を示す半導体集積回路装置のＣＭＯ３回路部分の断面構
造図およびその等価回路図、第２図（ａ）および（ｂ）
はそれぞれ本発明の他の実施例を示す半導体集積回路装
置のＣＭＯ３回路部分の断面構造図およびその等価回路
図、第３図（ａ）および（ｂ）はそれぞれ従来のＣＭＯ
３回路を含む半導体集積回路装置の出力回路部分の断面
構造図およびその等価回路図である。 １・・・Ｐ型半導体基板、２・・・Ｎウェル、３・・・
Ｐ型基板コンタクト、３′・・・Ｐウェル・コンタクト
２．４・・・ＮチャネルＭＯＳトランジスタのトレイン
領域、５・・・ＰチャネルＭＯＳトランジスタのドレイ
ン領域、７・・・ショットキー接合のＮウェル・コンタ
クト、８・・・ショットキー接合のＮ型基板コンタクト
、９・・・Ｐウェル、１０・・・Ｎ型半導体基板、ＴＮ
・・・ＮチャネルＭＯ３）ランジスタ、Ｔｐ・・・Ｐチ
ャネルＭＯＳトランジスタ、Ｄ、、Ｄ２・・・寄生ダイ
オード、Ｄ ＳＢＤ・・ショットキー・ダイオード、■
・・・入力端子、Ｑ・・・出力端子。
Claims (1)
- ＮチャネルおよびＰチャネルの２つの電界効果トランジ
スタを低電位側および高電位側の各電源ラインにそれぞ
れ接続するプシュプル回路構成のＣＭＯＳ出力回路を含
み、前記Ｐチャネル電界効果トランジスタを形成するＮ
型半導体領域はショットキー接合のコンタクトを介し高
電位側電源ラインに接続されることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269687A JPH02116157A (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269687A JPH02116157A (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02116157A true JPH02116157A (ja) | 1990-04-27 |
Family
ID=17475791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269687A Pending JPH02116157A (ja) | 1988-10-25 | 1988-10-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02116157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0859456A1 (fr) * | 1997-02-14 | 1998-08-19 | Koninklijke Philips Electronics N.V. | Circuit de contrÔle d'un moteur électrique. |
-
1988
- 1988-10-25 JP JP63269687A patent/JPH02116157A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0859456A1 (fr) * | 1997-02-14 | 1998-08-19 | Koninklijke Philips Electronics N.V. | Circuit de contrÔle d'un moteur électrique. |
| US6002223A (en) * | 1997-02-14 | 1999-12-14 | U.S. Philips Corporation | Control circuit for an electric motor |
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