JPH0341775A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0341775A JPH0341775A JP1177547A JP17754789A JPH0341775A JP H0341775 A JPH0341775 A JP H0341775A JP 1177547 A JP1177547 A JP 1177547A JP 17754789 A JP17754789 A JP 17754789A JP H0341775 A JPH0341775 A JP H0341775A
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- oxide film
- silicon oxide
- silicon nitride
- nitride film
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＯ８（金属−絶縁膜−酸化シリコン膜−
半導体）型の電界効果トランジスタからなる半導体記憶
装置の製造方法に関するものである。
半導体）型の電界効果トランジスタからなる半導体記憶
装置の製造方法に関するものである。
従来の技術
ＭＩＯ８型半導体記憶装置は、ゲートと基板との間に１
０〜２０Ｖ程度の高電圧を印加して、薄い酸化シリコン
膜と窒化シリコン膜の界面、またはその近傍の窒化シリ
コン膜中のトラップ準位に、半導体基板側から電荷の注
入、蓄積を行ない、トランジスタのしきい値電圧を変化
させて、情報を記憶させるものである。それゆえに、薄
い酸化シリコン膜の形成および、窒化シリコン膜の形成
においては、その膜厚および膜質、更に境界面の状態が
重要である。
０〜２０Ｖ程度の高電圧を印加して、薄い酸化シリコン
膜と窒化シリコン膜の界面、またはその近傍の窒化シリ
コン膜中のトラップ準位に、半導体基板側から電荷の注
入、蓄積を行ない、トランジスタのしきい値電圧を変化
させて、情報を記憶させるものである。それゆえに、薄
い酸化シリコン膜の形成および、窒化シリコン膜の形成
においては、その膜厚および膜質、更に境界面の状態が
重要である。
従来、ＭＩＯ８型半導体記憶装置の代表的なものとして
、第３図に示すようなＭＮＯＳ （金属−窒化シリコン
膜−酸化シリコン膜−半導体〉構造の半導体記憶装置が
よく知られている。同図において、１はＰ型シリコン基
板、２および３は、ソースおよびドレイン領域、８は薄
い酸化シリコン膜、５は窒化シリコン膜、７はゲート電
極である。第３図のような構造のＭＮＯ８型半導体記憶
装置では、ソース領域２、およびドレイン領域３の間に
はさまれたチャンネル領域に接して対向する部分全体に
、薄い酸化シリコン膜８が広がっており、通常、酸素ま
たは酸素中にアルゴンあるいは窒素等の不活性ガスを混
合した希釈酸化法などにより、シリコン基板を熱酸化し
て形成し、その厚さは電荷のトンネル領域を起こしやす
くするために、２０Ａ程度と薄くしている。また、薄い
酸化シリコン膜８上の窒化シリコン膜５の膜厚は、１０
〜２０Ｖの電圧で書き込み、消去を行なうことができる
ように、２００〜３００Ａ程度と、比較的薄くなってい
る。通常、窒化シリコン膜５は、減圧ＣＶＤ法により形
成される。
、第３図に示すようなＭＮＯＳ （金属−窒化シリコン
膜−酸化シリコン膜−半導体〉構造の半導体記憶装置が
よく知られている。同図において、１はＰ型シリコン基
板、２および３は、ソースおよびドレイン領域、８は薄
い酸化シリコン膜、５は窒化シリコン膜、７はゲート電
極である。第３図のような構造のＭＮＯ８型半導体記憶
装置では、ソース領域２、およびドレイン領域３の間に
はさまれたチャンネル領域に接して対向する部分全体に
、薄い酸化シリコン膜８が広がっており、通常、酸素ま
たは酸素中にアルゴンあるいは窒素等の不活性ガスを混
合した希釈酸化法などにより、シリコン基板を熱酸化し
て形成し、その厚さは電荷のトンネル領域を起こしやす
くするために、２０Ａ程度と薄くしている。また、薄い
酸化シリコン膜８上の窒化シリコン膜５の膜厚は、１０
〜２０Ｖの電圧で書き込み、消去を行なうことができる
ように、２００〜３００Ａ程度と、比較的薄くなってい
る。通常、窒化シリコン膜５は、減圧ＣＶＤ法により形
成される。
発明が解決しようとする課題
従って、従来の構造のＭＮＯ８型半導体記憶装置におい
て、薄い酸化シリコン膜を形成する場合、熱酸化炉に入
れる前の洗浄等の前処理の方法等において、熱酸化後の
膜厚に大きく影響を与え、良質でしかも均一な酸化シリ
コン膜の形成が困難であるという問題点を有しており、
しかも再現性にとぼしいという問題点もあり、量産時に
おける一つの障害となっている。
て、薄い酸化シリコン膜を形成する場合、熱酸化炉に入
れる前の洗浄等の前処理の方法等において、熱酸化後の
膜厚に大きく影響を与え、良質でしかも均一な酸化シリ
コン膜の形成が困難であるという問題点を有しており、
しかも再現性にとぼしいという問題点もあり、量産時に
おける一つの障害となっている。
本発明の目的は、こうした問題点に対し、ＭＩＯ８型の
半導体記憶装置における。消去特性の向上をはかること
のできる新規な構造を提供することにある。
半導体記憶装置における。消去特性の向上をはかること
のできる新規な構造を提供することにある。
課題を解決するための手段
上記目的を達成すべく、本発明は、−導電型半導体基板
中に設けられたソース領域、ドレイン領域にはさまれた
チャンネル領域上に、トンネリング媒体となりうる薄い
酸化シリコン膜を形成する工程において、減圧ＣＶＤ法
により薄い酸化シリコン膜を形成し、その後、連続して
同一の炉を使用して窒化シリコン膜を形成するものであ
る。
中に設けられたソース領域、ドレイン領域にはさまれた
チャンネル領域上に、トンネリング媒体となりうる薄い
酸化シリコン膜を形成する工程において、減圧ＣＶＤ法
により薄い酸化シリコン膜を形成し、その後、連続して
同一の炉を使用して窒化シリコン膜を形成するものであ
る。
作用
本発明の製造方法によれば、トンネル領域である酸化シ
リコン膜およびトンネルした電荷をトラップする領域で
ある窒化シリコン膜が同一炉で連続して形成することが
でき、更に、酸化シリコン膜を形成する工程において、
熱酸化法によらず、減圧ＣＶＤ法を採用することにより
、均一で再現性の良い良質の薄い酸化シリコン膜を形成
することかでき、特に消去特性の安定化をはかることが
できる。
リコン膜およびトンネルした電荷をトラップする領域で
ある窒化シリコン膜が同一炉で連続して形成することが
でき、更に、酸化シリコン膜を形成する工程において、
熱酸化法によらず、減圧ＣＶＤ法を採用することにより
、均一で再現性の良い良質の薄い酸化シリコン膜を形成
することかでき、特に消去特性の安定化をはかることが
できる。
実施例
本発明の半導体記憶装置の実施例を第１図に示した断面
構造図を用いて説明する。
構造図を用いて説明する。
これは、Ｐ型シリコン基板１の中にＮ十拡散領域である
ソース、ドレイン２．３が形成され、Ｎ十拡散領域にま
たがって薄い酸化シリコン膜４が設けられ、薄い酸化シ
リコンｒｍ、４上に窒化シリコン膜５、更に窒化シリコ
ンｌ１５Ｉ５上に減圧ＣＶＤ法により酸化シリコン膜６
、が順次積層され、ゲート電極７が形成された構造であ
る。
ソース、ドレイン２．３が形成され、Ｎ十拡散領域にま
たがって薄い酸化シリコン膜４が設けられ、薄い酸化シ
リコンｒｍ、４上に窒化シリコン膜５、更に窒化シリコ
ンｌ１５Ｉ５上に減圧ＣＶＤ法により酸化シリコン膜６
、が順次積層され、ゲート電極７が形成された構造であ
る。
次に、第１図に示す構造を実現する製造方法の一実施例
を第２図（Ａ）〜（Ｆ）の工程順断面図により説明する
。
を第２図（Ａ）〜（Ｆ）の工程順断面図により説明する
。
まず、第２図（Ａ）に示すように、Ｐ型シリコン基板１
の全面に、酸化シリコン膜９を５００Ａ形成し、更に窒
化シリコン膜１０を１２００Ａ程度形威した後、素子分
離のため所定の部分を公知のフォトエツチング技術でエ
ツチングを行う。
の全面に、酸化シリコン膜９を５００Ａ形成し、更に窒
化シリコン膜１０を１２００Ａ程度形威した後、素子分
離のため所定の部分を公知のフォトエツチング技術でエ
ツチングを行う。
次いで、第２図（Ｂ）に示すように、通常の熱酸化法に
よりフィールド酸化膜１１を１μｍ程度形成させる。
よりフィールド酸化膜１１を１μｍ程度形成させる。
次に、第２図（Ｃ）に示すように、窒化シリコン膜１０
と、その下の酸化シリコン膜９を順次エツチングした後
、２０Ａ程度の薄い酸化シリコン膜４を、ジクロルシラ
ン（Ｓ ｉ Ｈ２Ｃ１２）と−酸化窒素（Ｎ２０’）の
化学反応に基づく、気相成長法により形成させる。更に
、連続して同一の炉において、第１図（Ｄ）に示すよう
に、薄い酸化シリコン膜４上に、ジクロルシラン（Ｓｉ
Ｈ２ＣＩ２）とアンモニア（Ｎ Ｈｓ ）の化学反応に
基づく、気相成長法により窒化シリコン膜５を形成させ
る。
と、その下の酸化シリコン膜９を順次エツチングした後
、２０Ａ程度の薄い酸化シリコン膜４を、ジクロルシラ
ン（Ｓ ｉ Ｈ２Ｃ１２）と−酸化窒素（Ｎ２０’）の
化学反応に基づく、気相成長法により形成させる。更に
、連続して同一の炉において、第１図（Ｄ）に示すよう
に、薄い酸化シリコン膜４上に、ジクロルシラン（Ｓｉ
Ｈ２ＣＩ２）とアンモニア（Ｎ Ｈｓ ）の化学反応に
基づく、気相成長法により窒化シリコン膜５を形成させ
る。
本実施例では、成長温度７５０℃、ガス流量比ＮＨ３／
Ｓ １Ｈ２Ｃｌ２＝ＩＯ，Ｈ２０／５ｉＨ２ＣＩ２＝３
の条件化で、窒化シリコン膜５を３０ＯＡ、酸化シリコ
ン膜４を２０Ａ形威した。更に、連続して同一の炉にお
いて、窒化シリコン膜５上に、５０Ａ程度の酸化シリコ
ン膜６を同様のＣＶＤ法により形成する。次いで、全面
にリンをトニブしたポリシリコン膜１２を４０００八程
度形成させ、次いでゲートとなりうる部分のみを残して
、ポリシリコン膜１２、酸化シリコン膜６、窒化シリコ
ン膜５、酸化シリコン！ＩＮ ４をフォトレジストを用
いた公知のフォトエツチング技術によりパタニングを行
う。次いで、Ｎ十拡散領域２．３をフォトレジストをマ
スクとしてヒ素イオンを打ち込み（４０ＫｅＶ、’ ３
ｘ １０１５ｃ＋ｍ−２）形成する。
Ｓ １Ｈ２Ｃｌ２＝ＩＯ，Ｈ２０／５ｉＨ２ＣＩ２＝３
の条件化で、窒化シリコン膜５を３０ＯＡ、酸化シリコ
ン膜４を２０Ａ形威した。更に、連続して同一の炉にお
いて、窒化シリコン膜５上に、５０Ａ程度の酸化シリコ
ン膜６を同様のＣＶＤ法により形成する。次いで、全面
にリンをトニブしたポリシリコン膜１２を４０００八程
度形成させ、次いでゲートとなりうる部分のみを残して
、ポリシリコン膜１２、酸化シリコン膜６、窒化シリコ
ン膜５、酸化シリコン！ＩＮ ４をフォトレジストを用
いた公知のフォトエツチング技術によりパタニングを行
う。次いで、Ｎ十拡散領域２．３をフォトレジストをマ
スクとしてヒ素イオンを打ち込み（４０ＫｅＶ、’ ３
ｘ １０１５ｃ＋ｍ−２）形成する。
次いで、第２図（Ｅ）に示すように、気相成長法により
、酸化シリコンＭ’Ｊ １３を全面に被着した後、ソー
ス、ドレインの押し込みと、酸化シリコン膜の５窒化の
ために、９００℃で３０分、０２雰囲気中で熱処理を行
う。最後に、フォトエツチング技術によりコンタクト孔
を開孔し、アルミニウム電極１４を形威し、第２図（Ｆ
）に示すＭＮＯ８型半導体記憶装置を製作することがで
きる。
、酸化シリコンＭ’Ｊ １３を全面に被着した後、ソー
ス、ドレインの押し込みと、酸化シリコン膜の５窒化の
ために、９００℃で３０分、０２雰囲気中で熱処理を行
う。最後に、フォトエツチング技術によりコンタクト孔
を開孔し、アルミニウム電極１４を形威し、第２図（Ｆ
）に示すＭＮＯ８型半導体記憶装置を製作することがで
きる。
発明の詳細
な説明したところから明らかなように、本発明の製造方
法によれば、ＭＩＯ８型半導体記憶装置の、薄い酸化シ
リコン膜の形成工程と、窒化シリコン膜の形成工程が、
連続してしかち同一炉で処理ができるため、ＭｒＯ３型
半導体記憶装置の信頼性の向上に大きく寄与できる。
法によれば、ＭＩＯ８型半導体記憶装置の、薄い酸化シ
リコン膜の形成工程と、窒化シリコン膜の形成工程が、
連続してしかち同一炉で処理ができるため、ＭｒＯ３型
半導体記憶装置の信頼性の向上に大きく寄与できる。
第１図は本発明によるＭＮＯ８型半導体記憶装置の構造
を示す断面図、第２図は、本発明によるＭ Ｎ ＯＳ型
半導体記憶装置の製造方法の一例を示す工程順断面図、
第３図は従来のＭＮＯ８型半導体記憶装置の構造を示す
断面図である。 １・・・・・・Ｐ型シリコン基板、２，３・・・・・・
ソース及びドレイン領域、４・・・・・・ＣＶＤ法によ
る薄い酸化シリコン膜、５・・・・・・窒化シリコン膜
、６・・・・・・ＣＶＤ法による酸化シリコン膜、７・
・・・・・ゲート電極、８・・・・・・熱酸化法による
薄い酸化シリコン膜、９・・・・・酸化シリコン膜、１
０・・・・・・窒化シリコン膜、１１・・・・・・フィ
ールド酸化膜、１２・・・・・・ポリシリコン膜、１３
・・・・・・酸化シリコン膜、１４・・・・・・アルミ
ニウム電極。
を示す断面図、第２図は、本発明によるＭ Ｎ ＯＳ型
半導体記憶装置の製造方法の一例を示す工程順断面図、
第３図は従来のＭＮＯ８型半導体記憶装置の構造を示す
断面図である。 １・・・・・・Ｐ型シリコン基板、２，３・・・・・・
ソース及びドレイン領域、４・・・・・・ＣＶＤ法によ
る薄い酸化シリコン膜、５・・・・・・窒化シリコン膜
、６・・・・・・ＣＶＤ法による酸化シリコン膜、７・
・・・・・ゲート電極、８・・・・・・熱酸化法による
薄い酸化シリコン膜、９・・・・・酸化シリコン膜、１
０・・・・・・窒化シリコン膜、１１・・・・・・フィ
ールド酸化膜、１２・・・・・・ポリシリコン膜、１３
・・・・・・酸化シリコン膜、１４・・・・・・アルミ
ニウム電極。
Claims (1)
- 一導電形半導体基板中に、同半導体基板とは逆導電形の
ソース領域およびドレイン領域が形成され、同ソース領
域およびドレイン領域にはさまれたチャンネル領域上に
、トンネリング媒体となりうる薄い酸化シリコン膜を減
圧ＣＶＤ法により形成し、連続して前記薄い酸化シリコ
ン膜上に窒化シリコン膜および前記窒化シリコン膜上に
酸化シリコン膜を順次減圧ＣＶＤ法により形成すること
を特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177547A JPH0341775A (ja) | 1989-07-10 | 1989-07-10 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177547A JPH0341775A (ja) | 1989-07-10 | 1989-07-10 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341775A true JPH0341775A (ja) | 1991-02-22 |
Family
ID=16032858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177547A Pending JPH0341775A (ja) | 1989-07-10 | 1989-07-10 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999049517A1 (de) * | 1998-03-24 | 1999-09-30 | Siemens Aktiengesellschaft | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| JP2006032797A (ja) * | 2004-07-20 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
-
1989
- 1989-07-10 JP JP1177547A patent/JPH0341775A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999049517A1 (de) * | 1998-03-24 | 1999-09-30 | Siemens Aktiengesellschaft | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| JP2006032797A (ja) * | 2004-07-20 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
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