JPH0544190B2 - - Google Patents
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- JPH0544190B2 JPH0544190B2 JP1242082A JP24208289A JPH0544190B2 JP H0544190 B2 JPH0544190 B2 JP H0544190B2 JP 1242082 A JP1242082 A JP 1242082A JP 24208289 A JP24208289 A JP 24208289A JP H0544190 B2 JPH0544190 B2 JP H0544190B2
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
〔産業上の利用分野〕
本発明は、新規なセラミツクス多層回路基板に
係り、特にキヤリア基板上に搭載した半導体素子
を更にセラミツクス多層回路板に搭載した半導体
モジユールに関する。また特に、多層回路板に導
電性の良い銅または銀導体が使用でき、しかも半
導体素子のはんだ接続部の信頼性が良い半導体モ
ジユール構造に関する。 〔従来の技術〕 大型電子計算機の演算速度の高速化には、半導
体素子とそれを実装する系での信号伝播速度の高
速化が必要である。近年、半導体素子は、高集積
技術の発達により大幅な高速高集積化が実現し、
実装技術が演算速度の高速化に大きな影響を与え
るようになつてきている。実装技術としては、半
導体素子を高密度に実装し、電気信号の遅延を小
さくするために、セラミツクス多層回路基板が用
いられるようになつた。従来よりセラミツクス多
層回路基板の絶縁材料としては、一般にアルミナ
が使用されている。しかし、さらに高性能化する
ために、近年、特公昭59−22399号「多層セラミ
ツクス基板」に記載されているような低温焼結基
板材料や、特開昭59−11700号「セラミツクス多
層配線回路板」に記載されているようなSiO2を
ガラスで結合した低誘電率・低温焼結材料が研究
開発されている。これらの回路板材料は、内部に
できるだけ気孔を含まないように緻密に焼結させ
たものであるが、演算速度の高速化に大きな影響
を及ぼす比誘電率は、４〜５程度が限界であつ
た。 また、従来より断熱・保温性、軽量化、防音な
どの目的で、例えば、特開昭57−89212号「複合
セラミツクス電子材料」や特開昭59−83985号
「発泡セラミツクス板の製造方法」に記載されて
いるようにセラミツクス内部に気孔を含んだ基板
が得られている。しかし、信号伝播速度の高速化
が要求される大型電子計算機の基板材料として
は、配慮がなされていなかつた。 一方、半導体素子は、高速化、高密度化に伴つ
て、放熱や素子の高速化を計るためにセラミツク
ス多層回路基板上に直接半導体素子を実装する方
式が用いられるようになつてきている。しかしな
がら、この実装方式においては、半導体素子のサ
イズが大きくなるにつれて、半導体素子材料とセ
ラミツクス多層配線回路基板材料との間で実装時
の温度変化によつて生ずる応力が大きくなるとい
う問題があつた。そのため、セラミツクス多層配
線回路基板材料の熱膨張係数を半導体素子のそれ
に近づけようとしていた。しかし、配線導体材料
として抵抗が小さい金、銅又は銀などを高密度配
線するためには、セラミツクス絶縁材料の熱膨張
係数をこれらの導体材料に近づけなければならな
い。このように、セラミツクス絶縁材料として
は、半導体素子材料及び導体材料の熱膨張係数に
近くすることが要求されている。しかし、これら
の相反する状態での実装技術については配慮され
ていなかつた。 〔発明が解決しようとする課題〕 セラミツクス多層回路基板において、絶縁材料
の誘電率は、信号伝播速度の高速化に対してでき
るだけ小さいものが要求されている。また、導体
材料には、電気抵抗の小さい材料を用いる必要が
ある。例えば、特開昭59−11700号「セラミツク
ス多層配線回路板」に記載されているように、低
誘電率であるシリカをガラスで結合した基板材料
で、比誘電率が４〜５のものが得られている。さ
らにこの材料は1000℃以下の温度で焼成可能なた
め、導体材料として電気抵抗の小さい金、銅又は
銀などが適用可能である。また、セラミツクス多
層回路基板材料の熱膨張係数は、半導体素子のそ
れにできるだけ近づいており、導体材料のそれと
の差が大きくなつている。そのため、内部回路を
高密度に配線し、しかも半導体素子を高密度に信
頼性良く搭載することに対し、あまり配慮がなさ
れていない。 本発明の目的は、より低誘電率のセラミツクス
絶縁材料に導体材料として金、銅又は銀のような
抵抗の低い材料を高密度に配線したセラミツクス
多層回路基板を用いた半導体モジユールにおい
て、半導体素子を高密度に信頼性良く搭載するこ
とができる実装技術を提供することにある。 〔課題を解決するための手段〕 本発明は、セラミツクス層と配線導体層とを交
互に積層したセラミツクス多層回路板を有する半
導体モジユールにおいて、前記セラミツクス層は
その熱膨張係数が前記配線導体の熱膨張係数より
小さく且つ前記配線導体層の熱膨張係数の２分の
１以上であり、前記配線導体層の融点以下で軟化
するガラスよりなることを特徴とするセラミツク
ス多層回路板を有することにある。 セラミツクス層の熱膨張係数は7.2×10-6／℃
以上及び1MHzにおける比誘電率が4.5以下であ
り、前記配線導体層は金、銀又は銅のいずれかで
ある。 更に、セラミツクス多層回路板はセラミツクス
層中に粒径100μｍ以下の中空シリカを分散させ
ることで、より低誘電率とすることができる。中
空シリカの含有量はセラミツクス層の35〜60体積
％が好ましい。 上記目的の１つであるセラミツクス絶縁材料の
比誘電率を下げるためには、低誘電率のフイラを
ガラスで結合したものが考えられるが、低誘電率
のフイラとしては、無機材料中最も誘電率が小さ
いのがシリカであり、シリカの比誘電率は約４で
あるので比誘電率が４以下のセラミツクス絶縁材
料を作ることは従来のセラミツクスを緻密に焼結
する方法では困難である。そこで、比誘電率を４
よりさらに下げるためには、空気の比誘電率が約
１であるため、セラミツクス絶縁材料中に気孔を
含ませればよいと考えた。従来から、断熱、防音
などの目的で構造材料に気孔をたくさん含ませた
ものは知られているが、一般にこのような材料に
含まれている気孔は、数mm程度と大きく、多層回
路板には適用し難い。そこで、多層回路板に使用
するためには、内部配線が非常に高集積化され、
短絡や断線の危険があるために少なくとも気孔の
径は100μｍ以下に微細化する必要がある。 セラミツクス内部に気孔を含んだ絶縁材料を作
製するには、例えばセラミツクス粉末と発泡剤を
いつしよに混合し、焼成中に発泡させて気孔を含
むセラミツクスを作る方法は、内部が中空になつ
ている中空微小球をセラミツクス粉末に混合して
焼結する方法等が考えられるが、発泡剤を利用す
る方法は、均一で微細な気孔をセラミツクス中に
多数分散させるのは困難であるため、中空微小球
とセラミツクスを複合する方法を採用した。この
中空微小球は、比誘電率をできるだけ小さくする
ために、無機材料中最も誘電率の小さいシリカを
主成分とした中空のシリカ微小球を採用し、粒径
は100μｍ以下のものを選んだ。また、中空のシ
リカ微小球を結合するセラミツクスとしては、
金、銅又は銀などの配線導体材料の融点以下で焼
結させる必要があるので、これらの融点以下の温
度で軟化するガラス又は結晶化ガラスで結合し
た。結晶化ガラスとは、加熱すると非晶質の状態
から結晶相が析出するものであり、低温焼結性と
強度を有している。 中空のシリカ微小球としては、100μｍ以下程
度の微細なものが必要であるため、以下のように
して作製したものを使用した。つまりNaを含有
したシリカをスプレードライ法で中空の造粒粉と
し、これを急速加熱して中空とし、冷却後酸処
理、水洗等を行つてNa含有量を2wt％以下とし
たものを使用した。Na含有量が2wt％以下であ
れば、1000℃以下の温度では軟化現象がなく、十
分な耐熱温度を有している。 他の目的である低抵抗の導体材料を高密度に配
線するためには、セラミツクス絶縁材料を導体材
料の熱膨張係数差を小さくする必要がある。ま
た、導体材料としても、電気抵抗をできるだけ小
さくするために、純金属に近い程望ましい。すな
わち、金、銅又は銀の熱膨張係数が、各々1.44〜
10-5／℃、1.68×10-5／℃又は1.92×10-5／℃と
大きいため、応力解析の結果よりセラミツクス絶
縁材料としてもこれらの熱膨張係数の２分の１以
上でなければならない。このことより、金を導体
材料に使用する場合には、セラミツクス絶縁材料
の熱膨張係数は、7.2×10-6／℃以上でなければ
ならない。また、銅を導体材料に使用する場合に
は、セラミツクス絶縁材料の熱膨張係数は、8.4
×10-6／℃以上でなければならない。このことか
ら、従来からセラミツクス絶縁材料の熱膨張係数
を半導体素子であるシリコンに近づけようとして
いたが、高密度配線とするためには、逆に導体材
料の熱膨張係数は近いように大きくする必要があ
る。そのため、セラミツクス多層回路板として
は、熱膨張係数が比較的大きくなるため、半導体
素子であるシリコンを直接搭載することは困難で
ある。半導体素子であるシリコンを高密度に実装
するためには、新しい実装方法を考えなければな
らない。そこで、セラミツクス多層回路基板と半
導体素子の間にキヤリア基板を設け、セラミツク
ス多層回路板と半導体素子との熱膨張係数差を緩
和することを考えた。まず、半導体素子をキヤリ
ア基板にはんだバンプで直接搭載した。次に、半
導体素子とキヤリア基板の間に、はんだと同等の
熱膨張係数をもつ有機材料を主成分とする材料を
挿入した。その後、セラミツクス多層回路基板上
にはんだバンプで接続し、モジユールとした。こ
の場合、キヤリア基板とセラミツクス多層回路基
板は、はんだのみで接続されているため、その接
続部の信頼性の面から、キヤリア基板とセラミツ
クス多層回路基板の熱膨張係数は、ほぼ同じでな
ければならない。応力解析及び熱サイクル試験の
結果から、キヤリア基板とセラミツクス多層回路
基板の熱膨張係数の差は、１×10-6／℃以下でな
ければいけない。一方、半導体素子とキヤリア基
板の熱膨張係数の差による熱応力は、その間に挿
入する有機材料を主成分とする材料により緩和さ
れ、その熱膨張係数差が１×10-5／℃まで、接続
部の信頼性が保持できることを、熱サイクル試験
及び応力解析により確認した。このことにより、
半導体素子より熱膨張係数が大きいセラミツクス
多層回路基板が使用できる実装方式とすることが
できた。また、これらの接続に使用するはんだ材
料は、プロセス上、異なる融点でなければならな
い。すなわち、半導体素子とキヤリア基板の接続
に用いるはんだ材料は、キヤリア基板とセラミツ
クス多層回路板の接続に用いるはんだ材料より高
融点でなければならない。 有機樹脂中には、ゴム粒子及びセラミツクス粉
を混入することが好ましく、前者は樹脂100重量
部に対し、５〜10重量部が混入され、後者は全体
として35〜60体積％混入するのが好ましい。 前記ゴム粒子はポリブタジエン及び／またはシ
リコンゴムの１種以上、及び前記セラミツクス粉
は石英、炭化シリコン、窒化シリコン、炭酸カル
シウム、ベリリウムを含有する炭化シリコンの１
種以上からなるのが好ましい。 キヤリア基板及び多層回路板としてセラミツク
ス層は次の組成（重量％）のガラスからなるもの
が好ましい。 重量でSiO220〜95％にAl2O325％以下、
MgO15〜25％、B2O350％以下、ZnO15〜25％、
CaO10〜25％及びLi2O4〜20％の少なくとも１種
を含むものが好ましい。より具体的には次の通り
である。 (1) SiO250〜70％、Al2O315〜25％及びMgO15
〜25％。 更に、これにB2O3，K2Ｏ，P2O5，ZrO2，
CaF2，AlN，Cs2Ｏ，V2O5の１種以上を５％
以下含むことができる。 (2) SiO270〜95％、Li2O4〜15、Al2O3１〜10％、
K2Ｏ，MgO及びB2O3の１種以上を５％以下。 更に、これにP2O5，ZrO2，CaF2，AlN，
Cs2Ｏ，V2O5の少なくとも１種を５％以下含む
ことができる。 (3) SiO230〜50％、B2O330〜50％、CaO10〜25
％及びLa2O10〜20％。 更に、これにK2Ｏ，MgO，CaF2，P2O5，
ZrO2，AlN，Cs2Ｏ及びV2O5の１種以上を５
％以下含むことができる。 (4) SiO255〜82％、B2O315〜25％、Li2O2〜15％
及びAl2O3１〜10％。 更に、CaF2，P2O5，ZrO2，AlN，Cs2Ｏ，
V2O5，MgO，K2Ｏの１種以上を５％以下含む
ことができる。 (5) SiO255〜65％、ZnO15〜25％、Al2O3，Li2
Ｏ及びK2Ｏの少なくとも２種を10％以下。 更に、B2O3，CaF2，MgO，K2Ｏ，P2O5，
ZrO2，AlN，Cs2Ｏ，V2O5の少なくとも１種
を５％以下含むことができる。 (6) SiO220〜30％、Li2O10〜15％、B2O340〜50
％及びCaO15〜25％。 更に、CaF2，Al2O3，K2Ｏ，P2O5，ZrO2，
AlN，Cs2Ｏ，V2O5の少なくとも１種を５％以
下含むことができる。 〔作用〕 比誘電率が3.0〜4.5のセラミツクス絶縁材料
と、抵抗が小さい金、銅又は銀を主成分とする配
線導体材料を高密度配線したセラミツクス多層回
路基板は熱膨張係数が、半導体素子の熱膨張係数
より、大きいために、半導体素子とセラミツクス
多層回路基板の間にセラミツクス多層回路基板と
同等の熱膨張係数をもつキヤリア基板を設けはん
だにより接続し、かつ、半導体素子とキヤリア基
板の間に、はんだと同等の熱膨張係数をもつ有機
材料を主成分とする材料を挿入することにより、
はんだ接続部の信頼性が向上した。このように、
熱膨張係数が比較的大きいセラミツクス多層回路
基板を用いた場合でも、半導体素子を高密度でし
かも接続部の信頼性が高い実装方式が得られた。
また、半導体素子を搭載したキヤリア基板とセラ
ミツクス多層回路基板を接続しているはんだ部
で、離着が可能であり、半導体素子表面を保護す
ることができた。 〔実施例〕 以下、本発明の一実施例を説明する。なお、以
下の記載中、特に断らない限り、部とあるのは重
量部を、％とあるのは重量％を意味する。 実施例 １ 平均粒径28μｍの中空シリカ微小球40部に第１
表に示すガラス組成粉末（平均粒径1μｍ）60部
を配合し、平均重合度1000のポリビニルブチラー
ル樹脂12.5部、ブチルフタリルグリコール酸ブチ
ル4.0部、トリクロロエチレン62.0部、テトラク
ロロエチレン16.0部、ｎ−ブチルアルコール22.0
部を加え、湿式ボールミルで８時間混合し、スラ
リを作製した。次に、攪拌真空脱気装置により、
ボールミル時に混入した気孔を除去するととも
に、適当な粘度に調節した。次に、スラリをドク
ターブレード法を用いて、シリコーン処理したポ
リエステルフイルム支持体上に0.2mmの厚さに塗
布し、乾燥炉内で溶媒を除去し、グリーンシート
を作製した。
係り、特にキヤリア基板上に搭載した半導体素子
を更にセラミツクス多層回路板に搭載した半導体
モジユールに関する。また特に、多層回路板に導
電性の良い銅または銀導体が使用でき、しかも半
導体素子のはんだ接続部の信頼性が良い半導体モ
ジユール構造に関する。 〔従来の技術〕 大型電子計算機の演算速度の高速化には、半導
体素子とそれを実装する系での信号伝播速度の高
速化が必要である。近年、半導体素子は、高集積
技術の発達により大幅な高速高集積化が実現し、
実装技術が演算速度の高速化に大きな影響を与え
るようになつてきている。実装技術としては、半
導体素子を高密度に実装し、電気信号の遅延を小
さくするために、セラミツクス多層回路基板が用
いられるようになつた。従来よりセラミツクス多
層回路基板の絶縁材料としては、一般にアルミナ
が使用されている。しかし、さらに高性能化する
ために、近年、特公昭59−22399号「多層セラミ
ツクス基板」に記載されているような低温焼結基
板材料や、特開昭59−11700号「セラミツクス多
層配線回路板」に記載されているようなSiO2を
ガラスで結合した低誘電率・低温焼結材料が研究
開発されている。これらの回路板材料は、内部に
できるだけ気孔を含まないように緻密に焼結させ
たものであるが、演算速度の高速化に大きな影響
を及ぼす比誘電率は、４〜５程度が限界であつ
た。 また、従来より断熱・保温性、軽量化、防音な
どの目的で、例えば、特開昭57−89212号「複合
セラミツクス電子材料」や特開昭59−83985号
「発泡セラミツクス板の製造方法」に記載されて
いるようにセラミツクス内部に気孔を含んだ基板
が得られている。しかし、信号伝播速度の高速化
が要求される大型電子計算機の基板材料として
は、配慮がなされていなかつた。 一方、半導体素子は、高速化、高密度化に伴つ
て、放熱や素子の高速化を計るためにセラミツク
ス多層回路基板上に直接半導体素子を実装する方
式が用いられるようになつてきている。しかしな
がら、この実装方式においては、半導体素子のサ
イズが大きくなるにつれて、半導体素子材料とセ
ラミツクス多層配線回路基板材料との間で実装時
の温度変化によつて生ずる応力が大きくなるとい
う問題があつた。そのため、セラミツクス多層配
線回路基板材料の熱膨張係数を半導体素子のそれ
に近づけようとしていた。しかし、配線導体材料
として抵抗が小さい金、銅又は銀などを高密度配
線するためには、セラミツクス絶縁材料の熱膨張
係数をこれらの導体材料に近づけなければならな
い。このように、セラミツクス絶縁材料として
は、半導体素子材料及び導体材料の熱膨張係数に
近くすることが要求されている。しかし、これら
の相反する状態での実装技術については配慮され
ていなかつた。 〔発明が解決しようとする課題〕 セラミツクス多層回路基板において、絶縁材料
の誘電率は、信号伝播速度の高速化に対してでき
るだけ小さいものが要求されている。また、導体
材料には、電気抵抗の小さい材料を用いる必要が
ある。例えば、特開昭59−11700号「セラミツク
ス多層配線回路板」に記載されているように、低
誘電率であるシリカをガラスで結合した基板材料
で、比誘電率が４〜５のものが得られている。さ
らにこの材料は1000℃以下の温度で焼成可能なた
め、導体材料として電気抵抗の小さい金、銅又は
銀などが適用可能である。また、セラミツクス多
層回路基板材料の熱膨張係数は、半導体素子のそ
れにできるだけ近づいており、導体材料のそれと
の差が大きくなつている。そのため、内部回路を
高密度に配線し、しかも半導体素子を高密度に信
頼性良く搭載することに対し、あまり配慮がなさ
れていない。 本発明の目的は、より低誘電率のセラミツクス
絶縁材料に導体材料として金、銅又は銀のような
抵抗の低い材料を高密度に配線したセラミツクス
多層回路基板を用いた半導体モジユールにおい
て、半導体素子を高密度に信頼性良く搭載するこ
とができる実装技術を提供することにある。 〔課題を解決するための手段〕 本発明は、セラミツクス層と配線導体層とを交
互に積層したセラミツクス多層回路板を有する半
導体モジユールにおいて、前記セラミツクス層は
その熱膨張係数が前記配線導体の熱膨張係数より
小さく且つ前記配線導体層の熱膨張係数の２分の
１以上であり、前記配線導体層の融点以下で軟化
するガラスよりなることを特徴とするセラミツク
ス多層回路板を有することにある。 セラミツクス層の熱膨張係数は7.2×10-6／℃
以上及び1MHzにおける比誘電率が4.5以下であ
り、前記配線導体層は金、銀又は銅のいずれかで
ある。 更に、セラミツクス多層回路板はセラミツクス
層中に粒径100μｍ以下の中空シリカを分散させ
ることで、より低誘電率とすることができる。中
空シリカの含有量はセラミツクス層の35〜60体積
％が好ましい。 上記目的の１つであるセラミツクス絶縁材料の
比誘電率を下げるためには、低誘電率のフイラを
ガラスで結合したものが考えられるが、低誘電率
のフイラとしては、無機材料中最も誘電率が小さ
いのがシリカであり、シリカの比誘電率は約４で
あるので比誘電率が４以下のセラミツクス絶縁材
料を作ることは従来のセラミツクスを緻密に焼結
する方法では困難である。そこで、比誘電率を４
よりさらに下げるためには、空気の比誘電率が約
１であるため、セラミツクス絶縁材料中に気孔を
含ませればよいと考えた。従来から、断熱、防音
などの目的で構造材料に気孔をたくさん含ませた
ものは知られているが、一般にこのような材料に
含まれている気孔は、数mm程度と大きく、多層回
路板には適用し難い。そこで、多層回路板に使用
するためには、内部配線が非常に高集積化され、
短絡や断線の危険があるために少なくとも気孔の
径は100μｍ以下に微細化する必要がある。 セラミツクス内部に気孔を含んだ絶縁材料を作
製するには、例えばセラミツクス粉末と発泡剤を
いつしよに混合し、焼成中に発泡させて気孔を含
むセラミツクスを作る方法は、内部が中空になつ
ている中空微小球をセラミツクス粉末に混合して
焼結する方法等が考えられるが、発泡剤を利用す
る方法は、均一で微細な気孔をセラミツクス中に
多数分散させるのは困難であるため、中空微小球
とセラミツクスを複合する方法を採用した。この
中空微小球は、比誘電率をできるだけ小さくする
ために、無機材料中最も誘電率の小さいシリカを
主成分とした中空のシリカ微小球を採用し、粒径
は100μｍ以下のものを選んだ。また、中空のシ
リカ微小球を結合するセラミツクスとしては、
金、銅又は銀などの配線導体材料の融点以下で焼
結させる必要があるので、これらの融点以下の温
度で軟化するガラス又は結晶化ガラスで結合し
た。結晶化ガラスとは、加熱すると非晶質の状態
から結晶相が析出するものであり、低温焼結性と
強度を有している。 中空のシリカ微小球としては、100μｍ以下程
度の微細なものが必要であるため、以下のように
して作製したものを使用した。つまりNaを含有
したシリカをスプレードライ法で中空の造粒粉と
し、これを急速加熱して中空とし、冷却後酸処
理、水洗等を行つてNa含有量を2wt％以下とし
たものを使用した。Na含有量が2wt％以下であ
れば、1000℃以下の温度では軟化現象がなく、十
分な耐熱温度を有している。 他の目的である低抵抗の導体材料を高密度に配
線するためには、セラミツクス絶縁材料を導体材
料の熱膨張係数差を小さくする必要がある。ま
た、導体材料としても、電気抵抗をできるだけ小
さくするために、純金属に近い程望ましい。すな
わち、金、銅又は銀の熱膨張係数が、各々1.44〜
10-5／℃、1.68×10-5／℃又は1.92×10-5／℃と
大きいため、応力解析の結果よりセラミツクス絶
縁材料としてもこれらの熱膨張係数の２分の１以
上でなければならない。このことより、金を導体
材料に使用する場合には、セラミツクス絶縁材料
の熱膨張係数は、7.2×10-6／℃以上でなければ
ならない。また、銅を導体材料に使用する場合に
は、セラミツクス絶縁材料の熱膨張係数は、8.4
×10-6／℃以上でなければならない。このことか
ら、従来からセラミツクス絶縁材料の熱膨張係数
を半導体素子であるシリコンに近づけようとして
いたが、高密度配線とするためには、逆に導体材
料の熱膨張係数は近いように大きくする必要があ
る。そのため、セラミツクス多層回路板として
は、熱膨張係数が比較的大きくなるため、半導体
素子であるシリコンを直接搭載することは困難で
ある。半導体素子であるシリコンを高密度に実装
するためには、新しい実装方法を考えなければな
らない。そこで、セラミツクス多層回路基板と半
導体素子の間にキヤリア基板を設け、セラミツク
ス多層回路板と半導体素子との熱膨張係数差を緩
和することを考えた。まず、半導体素子をキヤリ
ア基板にはんだバンプで直接搭載した。次に、半
導体素子とキヤリア基板の間に、はんだと同等の
熱膨張係数をもつ有機材料を主成分とする材料を
挿入した。その後、セラミツクス多層回路基板上
にはんだバンプで接続し、モジユールとした。こ
の場合、キヤリア基板とセラミツクス多層回路基
板は、はんだのみで接続されているため、その接
続部の信頼性の面から、キヤリア基板とセラミツ
クス多層回路基板の熱膨張係数は、ほぼ同じでな
ければならない。応力解析及び熱サイクル試験の
結果から、キヤリア基板とセラミツクス多層回路
基板の熱膨張係数の差は、１×10-6／℃以下でな
ければいけない。一方、半導体素子とキヤリア基
板の熱膨張係数の差による熱応力は、その間に挿
入する有機材料を主成分とする材料により緩和さ
れ、その熱膨張係数差が１×10-5／℃まで、接続
部の信頼性が保持できることを、熱サイクル試験
及び応力解析により確認した。このことにより、
半導体素子より熱膨張係数が大きいセラミツクス
多層回路基板が使用できる実装方式とすることが
できた。また、これらの接続に使用するはんだ材
料は、プロセス上、異なる融点でなければならな
い。すなわち、半導体素子とキヤリア基板の接続
に用いるはんだ材料は、キヤリア基板とセラミツ
クス多層回路板の接続に用いるはんだ材料より高
融点でなければならない。 有機樹脂中には、ゴム粒子及びセラミツクス粉
を混入することが好ましく、前者は樹脂100重量
部に対し、５〜10重量部が混入され、後者は全体
として35〜60体積％混入するのが好ましい。 前記ゴム粒子はポリブタジエン及び／またはシ
リコンゴムの１種以上、及び前記セラミツクス粉
は石英、炭化シリコン、窒化シリコン、炭酸カル
シウム、ベリリウムを含有する炭化シリコンの１
種以上からなるのが好ましい。 キヤリア基板及び多層回路板としてセラミツク
ス層は次の組成（重量％）のガラスからなるもの
が好ましい。 重量でSiO220〜95％にAl2O325％以下、
MgO15〜25％、B2O350％以下、ZnO15〜25％、
CaO10〜25％及びLi2O4〜20％の少なくとも１種
を含むものが好ましい。より具体的には次の通り
である。 (1) SiO250〜70％、Al2O315〜25％及びMgO15
〜25％。 更に、これにB2O3，K2Ｏ，P2O5，ZrO2，
CaF2，AlN，Cs2Ｏ，V2O5の１種以上を５％
以下含むことができる。 (2) SiO270〜95％、Li2O4〜15、Al2O3１〜10％、
K2Ｏ，MgO及びB2O3の１種以上を５％以下。 更に、これにP2O5，ZrO2，CaF2，AlN，
Cs2Ｏ，V2O5の少なくとも１種を５％以下含む
ことができる。 (3) SiO230〜50％、B2O330〜50％、CaO10〜25
％及びLa2O10〜20％。 更に、これにK2Ｏ，MgO，CaF2，P2O5，
ZrO2，AlN，Cs2Ｏ及びV2O5の１種以上を５
％以下含むことができる。 (4) SiO255〜82％、B2O315〜25％、Li2O2〜15％
及びAl2O3１〜10％。 更に、CaF2，P2O5，ZrO2，AlN，Cs2Ｏ，
V2O5，MgO，K2Ｏの１種以上を５％以下含む
ことができる。 (5) SiO255〜65％、ZnO15〜25％、Al2O3，Li2
Ｏ及びK2Ｏの少なくとも２種を10％以下。 更に、B2O3，CaF2，MgO，K2Ｏ，P2O5，
ZrO2，AlN，Cs2Ｏ，V2O5の少なくとも１種
を５％以下含むことができる。 (6) SiO220〜30％、Li2O10〜15％、B2O340〜50
％及びCaO15〜25％。 更に、CaF2，Al2O3，K2Ｏ，P2O5，ZrO2，
AlN，Cs2Ｏ，V2O5の少なくとも１種を５％以
下含むことができる。 〔作用〕 比誘電率が3.0〜4.5のセラミツクス絶縁材料
と、抵抗が小さい金、銅又は銀を主成分とする配
線導体材料を高密度配線したセラミツクス多層回
路基板は熱膨張係数が、半導体素子の熱膨張係数
より、大きいために、半導体素子とセラミツクス
多層回路基板の間にセラミツクス多層回路基板と
同等の熱膨張係数をもつキヤリア基板を設けはん
だにより接続し、かつ、半導体素子とキヤリア基
板の間に、はんだと同等の熱膨張係数をもつ有機
材料を主成分とする材料を挿入することにより、
はんだ接続部の信頼性が向上した。このように、
熱膨張係数が比較的大きいセラミツクス多層回路
基板を用いた場合でも、半導体素子を高密度でし
かも接続部の信頼性が高い実装方式が得られた。
また、半導体素子を搭載したキヤリア基板とセラ
ミツクス多層回路基板を接続しているはんだ部
で、離着が可能であり、半導体素子表面を保護す
ることができた。 〔実施例〕 以下、本発明の一実施例を説明する。なお、以
下の記載中、特に断らない限り、部とあるのは重
量部を、％とあるのは重量％を意味する。 実施例 １ 平均粒径28μｍの中空シリカ微小球40部に第１
表に示すガラス組成粉末（平均粒径1μｍ）60部
を配合し、平均重合度1000のポリビニルブチラー
ル樹脂12.5部、ブチルフタリルグリコール酸ブチ
ル4.0部、トリクロロエチレン62.0部、テトラク
ロロエチレン16.0部、ｎ−ブチルアルコール22.0
部を加え、湿式ボールミルで８時間混合し、スラ
リを作製した。次に、攪拌真空脱気装置により、
ボールミル時に混入した気孔を除去するととも
に、適当な粘度に調節した。次に、スラリをドク
ターブレード法を用いて、シリコーン処理したポ
リエステルフイルム支持体上に0.2mmの厚さに塗
布し、乾燥炉内で溶媒を除去し、グリーンシート
を作製した。
【表】
グリーンシートを210mm角に札弾し、100℃で５
Kgｆ／cm2の圧力でプレス処理を行い、グリーンシ
ート上の凹凸を除去した。次に、パンチ器を用い
て、200mm角に切断し、ガイド用の穴を施こした。
その後、このガイド用の穴を利用してグリーンシ
ートを固定し、電子ビーム法により所定位置に径
0.1mmのスルーホールをあけた。さらに、金粉
末：ニトロセルロース：エチルセルロース：ポリ
ビニルブチラール：トリクロロエチレン＝100：
３：１：２：23（重量比）の導体ペーストをグリ
ーンシートにあけたスルーホールを充填し、次
に、スクリーン印刷法により所定回路パターンに
したがつて上記導体ペーストを印刷する。これら
のグリーンシートをガイド用の穴の位置を合わせ
て50枚積層し、120℃で25Kgｆ／cm2の圧力で積層
した。次に、外形切断し、150mm角のグリーンシ
ート積層板とし、大気雰囲気焼成炉内にセツトし
た。最高温度850〜960℃で、１時間保持し焼成し
た。このようにして、120mm角、厚さ７mmのセラ
ミツクス多層回路基板を作製した。 キヤリア基板は、セラミツクス多層回路基板と
同様の方法で作製した。異なる点は、スルーホー
ル位置、配線パターン、積層枚数７枚で、焼成後
のキヤリア基板の寸法が11mm角、厚さが１mmであ
ることである。 キヤリア基板に10mm角の半導体素子（シリコ
ン）を95％鉛−５％スズはんだで接続した。次
に、キヤリア基板と半導体素子の間に、エポキシ
樹脂（EP−828）100部とポリブタジエン
（CTBN1300×９）５〜10部の混合有機物に、平
均粒径1μｍの石英粉末を35〜60体積％混合した
はんだ材料と同等の熱膨張係数である材料を挿入
した。次に、コバールピンを金−ゲルマニウムろ
うで接続したセラミツクス多層回路基板上に、９
×９＝81個のキヤリア基板（半導体素子を接続
し、有機材料を主成分とした材料を挿入したも
の）を60％鉛−40％スズはんだで接続し、半導体
モジユールを作製した。 作製したセラミツクス多層回路基板の特性とモ
ジユール基板におけるはんだ接続部の信頼性につ
いて第２表に示す。セラミツクス多層回路基板に
使用したセラミツクス絶縁材料は、比誘電率3.0
〜4.5（1MHz）であり、電気信号の遅延時間は5.7
〜7.0nsであつた。これは、アルミナを主成分と
したセラミツクス多層回路基板においては、比誘
電率が9.5と大きく、電気信号の遅延時間が
10.2nsであつたため、これに比べて、31〜44％高
速化ができた。また、No.20のセラミツクス多層回
路基板は、熱膨張係数が7.0〜9.0×10-6℃であつ
たため、一部の材料系で、内部配線導体材料の金
とセラミツクス絶縁材料との熱膨張係数差によ
り、内部にクラツクが発生したものがあつた。し
かし、No.21〜38のセラミツクス多層回路基板は、
熱膨張係数が8.0〜13.0×10-6／℃であるため、内
部配線導体材料である金とのマツチングが良く基
板内部にクラツクの発生は無かつた。一方、半導
体モジユールにおいては、−55℃〜150℃の熱サイ
クルを3000回繰り返しても全くはんだ接
Kgｆ／cm2の圧力でプレス処理を行い、グリーンシ
ート上の凹凸を除去した。次に、パンチ器を用い
て、200mm角に切断し、ガイド用の穴を施こした。
その後、このガイド用の穴を利用してグリーンシ
ートを固定し、電子ビーム法により所定位置に径
0.1mmのスルーホールをあけた。さらに、金粉
末：ニトロセルロース：エチルセルロース：ポリ
ビニルブチラール：トリクロロエチレン＝100：
３：１：２：23（重量比）の導体ペーストをグリ
ーンシートにあけたスルーホールを充填し、次
に、スクリーン印刷法により所定回路パターンに
したがつて上記導体ペーストを印刷する。これら
のグリーンシートをガイド用の穴の位置を合わせ
て50枚積層し、120℃で25Kgｆ／cm2の圧力で積層
した。次に、外形切断し、150mm角のグリーンシ
ート積層板とし、大気雰囲気焼成炉内にセツトし
た。最高温度850〜960℃で、１時間保持し焼成し
た。このようにして、120mm角、厚さ７mmのセラ
ミツクス多層回路基板を作製した。 キヤリア基板は、セラミツクス多層回路基板と
同様の方法で作製した。異なる点は、スルーホー
ル位置、配線パターン、積層枚数７枚で、焼成後
のキヤリア基板の寸法が11mm角、厚さが１mmであ
ることである。 キヤリア基板に10mm角の半導体素子（シリコ
ン）を95％鉛−５％スズはんだで接続した。次
に、キヤリア基板と半導体素子の間に、エポキシ
樹脂（EP−828）100部とポリブタジエン
（CTBN1300×９）５〜10部の混合有機物に、平
均粒径1μｍの石英粉末を35〜60体積％混合した
はんだ材料と同等の熱膨張係数である材料を挿入
した。次に、コバールピンを金−ゲルマニウムろ
うで接続したセラミツクス多層回路基板上に、９
×９＝81個のキヤリア基板（半導体素子を接続
し、有機材料を主成分とした材料を挿入したも
の）を60％鉛−40％スズはんだで接続し、半導体
モジユールを作製した。 作製したセラミツクス多層回路基板の特性とモ
ジユール基板におけるはんだ接続部の信頼性につ
いて第２表に示す。セラミツクス多層回路基板に
使用したセラミツクス絶縁材料は、比誘電率3.0
〜4.5（1MHz）であり、電気信号の遅延時間は5.7
〜7.0nsであつた。これは、アルミナを主成分と
したセラミツクス多層回路基板においては、比誘
電率が9.5と大きく、電気信号の遅延時間が
10.2nsであつたため、これに比べて、31〜44％高
速化ができた。また、No.20のセラミツクス多層回
路基板は、熱膨張係数が7.0〜9.0×10-6℃であつ
たため、一部の材料系で、内部配線導体材料の金
とセラミツクス絶縁材料との熱膨張係数差によ
り、内部にクラツクが発生したものがあつた。し
かし、No.21〜38のセラミツクス多層回路基板は、
熱膨張係数が8.0〜13.0×10-6／℃であるため、内
部配線導体材料である金とのマツチングが良く基
板内部にクラツクの発生は無かつた。一方、半導
体モジユールにおいては、−55℃〜150℃の熱サイ
クルを3000回繰り返しても全くはんだ接
【表】
【表】
続部に断線を生じなかつた。これは、大形電子計
算機に要求されている寿命を十分に満足するもの
であつた。 実施例 ２ 下記の点を変更した以外は上記実施例１と同等
にして半導体モジユールを作製した。 ・ 平均重合度1000のポリビニルブチラール樹脂
の代りにポリメタクリレート樹脂を使用。 ・ ブチルフタリルグリコール酸ブチルの代りに
フタル酸ジエチルを使用。 ・ 金粉末の代りに銅粉末を使用。 ・ ポリビニルブチラールの代りにポリメタクリ
レートを使用。 ・ 大気雰囲気焼成炉の代りに窒素雰囲気焼成炉
を使用。 作製したセラミツクス多層回路基板の特性とモ
ジユール基板におけるはんだ接続部の信頼性につ
いて第３表に示す。セラミツクス多層回路基板に
使用したセラミツクス絶縁材料は、比誘電率3.0
〜4.5（1MHz）であり、電気信号の遅延時間
算機に要求されている寿命を十分に満足するもの
であつた。 実施例 ２ 下記の点を変更した以外は上記実施例１と同等
にして半導体モジユールを作製した。 ・ 平均重合度1000のポリビニルブチラール樹脂
の代りにポリメタクリレート樹脂を使用。 ・ ブチルフタリルグリコール酸ブチルの代りに
フタル酸ジエチルを使用。 ・ 金粉末の代りに銅粉末を使用。 ・ ポリビニルブチラールの代りにポリメタクリ
レートを使用。 ・ 大気雰囲気焼成炉の代りに窒素雰囲気焼成炉
を使用。 作製したセラミツクス多層回路基板の特性とモ
ジユール基板におけるはんだ接続部の信頼性につ
いて第３表に示す。セラミツクス多層回路基板に
使用したセラミツクス絶縁材料は、比誘電率3.0
〜4.5（1MHz）であり、電気信号の遅延時間
【表】
【表】
は5.7〜7.0nsであつた。これは、アルミナ系セラ
ミツクス多層回路基板に比べて、31〜44％高速化
ができた。また、No.39，48，54及び55のセラミツ
クス多層回路基板は、熱膨張係数が内部配線導体
材料である銅の熱膨張係数の0.5倍以下のものが
一部の材料系で存在し、とセラミツクス絶縁材料
とのマツチングがとれず、クラツクの発生したも
のがあつた。しかし、これら以外のセラミツクス
多層回路基板においては、クラツクの発生がなく
銅とセラミツクス絶縁材料のマツチングが良かつ
た。一方、モジユールにおいては、−55〜150℃の
熱サイクルを3000回繰り返した結果、No.44，49及
び52ではんだ接続部にクラツクが発生したものが
あり、熱サイクルを繰り返すと、断線を生じる可
能性ができた。これら以外は、はんだ接続部に変
化がなく、十分実使用に耐えうるものであること
が確認できた。 実施例 ３ 下記の点を変更した以外は上記実施例１及び２
と同様にしてモジユールを作製した。 ・ キヤリア基板は、グリーンシートを７枚積層
し焼成した白基板（スルーホール、配線パター
ン等がない）を11mm角に切断した。その後、レ
ーザによりφ0.1mmの穴を形成し、めつきにより
銅を穴に充填してキヤリア基板を作製した。 作製したモジユールは、実施例１及び２と同様
の結果が得られた。 実施例 ４ 実施例１及び２で作製したセラミツクス多層回
路基板上に、銅とポリイミドによる多層配線回路
を形成した。尚、セラミツクス多層回路基板は26
層とした。 セラミツクス多層回路基板上に、真空蒸着法に
より、厚さ0.03μｍのクロム膜及び厚さ0.1μｍの
銅膜を形成しあ。次に、ポジタイプフオトレジス
トを厚さ22μｍまで塗布し、配線パターンを形成
した後、電解めつきによつて厚さ20μｍの銅配線
層を形成した。引き続いて、ポジタイプフオトレ
ジストを厚さ22μｍ塗布し、層間接続パターンを
形成した後、電解めつきによつて厚さ20μｍの銅
による層間接続用突起を形成した。ポジタイプフ
オトレジストを除去した後、アルゴンを用いたイ
オンミリンダにより、不要部分の銅膜及びクロム
膜をエツチング除去した。引き続いて、低熱膨張
ポリイミド系樹脂を厚さ50μｍまで塗布して硬化
させ、絶縁層とした後、平面研磨によつて低熱膨
張ポリイミド系樹脂層を平坦化し、さらに泡水ヒ
ドラジン−エチレンジアミン混合液を用いたウエ
ツトエツチングにより、層間接続用突起を露出さ
せた。続いて、第一層配線と同様の方法により、
厚さ20μｍの銅配線層を形成した。このようにし
て、セラミツクス多層回路基板上に銅配線層を３
層形成した。 半導体素子及びキヤリア基板は、実施例１〜３
と同様の方法により搭載し、モジユール基板を作
製した。 本実施例により製作したモジユール基板は、実
施例１〜３により作製したモジユール基板より、
信号の伝播遅延時間が約５％低減することができ
た。これは、低熱膨張ポリイミド絶縁材料の比誘
電率が3.5であることによるものである。また、
はんだ接続部の信頼性は、実施例１〜３と同等で
あつた。これは、セラミツクス多層回路基板上に
形成した銅とポリイミドの多層配線回路の厚さが
薄いため、熱膨張係数の変化が少なかつたためで
ある。 〔発明の効果」 本発明によれば、セラミツクス絶縁材料の熱膨
張係数が比較的大きいために、抵抗の小さい金、
銅又は銀を主成分とする配線導体材料が高密度に
配線することができる。また、半導体素子とセラ
ミツクス多層回路基板の間にキヤリア基板を設
け、はんだで接続し、かつ、半導体素子とキヤリ
ア基板の間にはんだと同等の熱膨張係数をもつ有
機材料を主成分とする材料を挿入することによ
り、熱膨張係数が比較的大きいセラミツクス多層
回路基板を用いた場合でも、半導体素子を高密度
でしかも接続部の信頼性がよい実装方式とするこ
とができた。
ミツクス多層回路基板に比べて、31〜44％高速化
ができた。また、No.39，48，54及び55のセラミツ
クス多層回路基板は、熱膨張係数が内部配線導体
材料である銅の熱膨張係数の0.5倍以下のものが
一部の材料系で存在し、とセラミツクス絶縁材料
とのマツチングがとれず、クラツクの発生したも
のがあつた。しかし、これら以外のセラミツクス
多層回路基板においては、クラツクの発生がなく
銅とセラミツクス絶縁材料のマツチングが良かつ
た。一方、モジユールにおいては、−55〜150℃の
熱サイクルを3000回繰り返した結果、No.44，49及
び52ではんだ接続部にクラツクが発生したものが
あり、熱サイクルを繰り返すと、断線を生じる可
能性ができた。これら以外は、はんだ接続部に変
化がなく、十分実使用に耐えうるものであること
が確認できた。 実施例 ３ 下記の点を変更した以外は上記実施例１及び２
と同様にしてモジユールを作製した。 ・ キヤリア基板は、グリーンシートを７枚積層
し焼成した白基板（スルーホール、配線パター
ン等がない）を11mm角に切断した。その後、レ
ーザによりφ0.1mmの穴を形成し、めつきにより
銅を穴に充填してキヤリア基板を作製した。 作製したモジユールは、実施例１及び２と同様
の結果が得られた。 実施例 ４ 実施例１及び２で作製したセラミツクス多層回
路基板上に、銅とポリイミドによる多層配線回路
を形成した。尚、セラミツクス多層回路基板は26
層とした。 セラミツクス多層回路基板上に、真空蒸着法に
より、厚さ0.03μｍのクロム膜及び厚さ0.1μｍの
銅膜を形成しあ。次に、ポジタイプフオトレジス
トを厚さ22μｍまで塗布し、配線パターンを形成
した後、電解めつきによつて厚さ20μｍの銅配線
層を形成した。引き続いて、ポジタイプフオトレ
ジストを厚さ22μｍ塗布し、層間接続パターンを
形成した後、電解めつきによつて厚さ20μｍの銅
による層間接続用突起を形成した。ポジタイプフ
オトレジストを除去した後、アルゴンを用いたイ
オンミリンダにより、不要部分の銅膜及びクロム
膜をエツチング除去した。引き続いて、低熱膨張
ポリイミド系樹脂を厚さ50μｍまで塗布して硬化
させ、絶縁層とした後、平面研磨によつて低熱膨
張ポリイミド系樹脂層を平坦化し、さらに泡水ヒ
ドラジン−エチレンジアミン混合液を用いたウエ
ツトエツチングにより、層間接続用突起を露出さ
せた。続いて、第一層配線と同様の方法により、
厚さ20μｍの銅配線層を形成した。このようにし
て、セラミツクス多層回路基板上に銅配線層を３
層形成した。 半導体素子及びキヤリア基板は、実施例１〜３
と同様の方法により搭載し、モジユール基板を作
製した。 本実施例により製作したモジユール基板は、実
施例１〜３により作製したモジユール基板より、
信号の伝播遅延時間が約５％低減することができ
た。これは、低熱膨張ポリイミド絶縁材料の比誘
電率が3.5であることによるものである。また、
はんだ接続部の信頼性は、実施例１〜３と同等で
あつた。これは、セラミツクス多層回路基板上に
形成した銅とポリイミドの多層配線回路の厚さが
薄いため、熱膨張係数の変化が少なかつたためで
ある。 〔発明の効果」 本発明によれば、セラミツクス絶縁材料の熱膨
張係数が比較的大きいために、抵抗の小さい金、
銅又は銀を主成分とする配線導体材料が高密度に
配線することができる。また、半導体素子とセラ
ミツクス多層回路基板の間にキヤリア基板を設
け、はんだで接続し、かつ、半導体素子とキヤリ
ア基板の間にはんだと同等の熱膨張係数をもつ有
機材料を主成分とする材料を挿入することによ
り、熱膨張係数が比較的大きいセラミツクス多層
回路基板を用いた場合でも、半導体素子を高密度
でしかも接続部の信頼性がよい実装方式とするこ
とができた。
第１図及び第２図は本発明の一実施例を示す半
導体モジユールの縦断面図である。 １，１０……半導体素子、２，１１……有機材
料を主成分とした材料、３，１２……キヤリア基
板、４，１３……はんだ、５，１６……スルーホ
ール導体材料、６，１７……配線導体材料、７，
１８……セラミツクス絶縁材料、８，１９……金
−ゲルマニウムろう、９，２０……コバールピ
ン、１４……ポリイミド樹脂、１５……銅導体配
線材料。
導体モジユールの縦断面図である。 １，１０……半導体素子、２，１１……有機材
料を主成分とした材料、３，１２……キヤリア基
板、４，１３……はんだ、５，１６……スルーホ
ール導体材料、６，１７……配線導体材料、７，
１８……セラミツクス絶縁材料、８，１９……金
−ゲルマニウムろう、９，２０……コバールピ
ン、１４……ポリイミド樹脂、１５……銅導体配
線材料。
Claims (1)
- 【特許請求の範囲】 １ セラミツクスキヤリア基板に半導体素子を搭
載し、該基板をセラミツクス多層回路板に搭載し
てなる半導体モジユールにおいて、前記キヤリア
基板及び前記多層回路板はセラミツクス層と配線
導体層とを交互に積層させており、前記セラミツ
クス層がガラスよりなり、更に、前記セラミツク
スキヤリア基板と前記半導体素子とは、はんだバ
ンプによつて接合され、該はんだバンプが有機樹
脂によつて被われていることを特徴とする半導体
モジユール。 ２ 前記有機樹脂が、該樹脂100重量部に対して
５〜10重量部のゴム粒子と、全体として35〜60体
積％のセラミツクス粉とを含むことを特徴とする
特許請求の範囲第１項記載の半導体モジユール。 ３ 前記ゴム粒子がポリブタジエン及び／または
シリコンゴム、及び前記セラミツクス粉が石英、
炭化シリコン、窒化シリコン、炭酸カルシウム、
ベリリウムを含有する炭化シリコンの１種以上か
らなることを特徴とする特許請求の範囲第２項記
載の半導体モジユール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242082A JPH02119164A (ja) | 1989-09-20 | 1989-09-20 | 半導体モジユール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242082A JPH02119164A (ja) | 1989-09-20 | 1989-09-20 | 半導体モジユール |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130136A Division JPS62287658A (ja) | 1986-06-06 | 1986-06-06 | セラミックス多層回路板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119164A JPH02119164A (ja) | 1990-05-07 |
| JPH0544190B2 true JPH0544190B2 (ja) | 1993-07-05 |
Family
ID=17084023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242082A Granted JPH02119164A (ja) | 1989-09-20 | 1989-09-20 | 半導体モジユール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119164A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214006A (en) * | 1991-02-05 | 1993-05-25 | Indresco Inc. | Cement-free silicon carbide monoliths |
| TW201842008A (zh) * | 2017-03-15 | 2018-12-01 | 日商住友電木股份有限公司 | 樹脂片、疊層樹脂片及樹脂組成物 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4234367A (en) * | 1979-03-23 | 1980-11-18 | International Business Machines Corporation | Method of making multilayered glass-ceramic structures having an internal distribution of copper-based conductors |
| JPS5815264A (ja) * | 1981-07-21 | 1983-01-28 | Nec Corp | マルチチツプパツケ−ジ |
| JPS5843553A (ja) * | 1981-09-08 | 1983-03-14 | Nec Corp | マルチチツプｌｓｉパツケ−ジ |
| JPS58137294A (ja) * | 1982-02-09 | 1983-08-15 | 株式会社日立製作所 | 電気的相互接続パツケ−ジの製造方法 |
| JPS59107596A (ja) * | 1982-12-13 | 1984-06-21 | 株式会社日立製作所 | セラミツク多層配線回路板 |
| JPS6010698A (ja) * | 1983-06-29 | 1985-01-19 | 日本電気株式会社 | 多層配線基板およびその製造方法 |
| JPS6027191A (ja) * | 1983-07-25 | 1985-02-12 | 株式会社日立製作所 | ガラスセラミツクス多層配線基板の積層法 |
-
1989
- 1989-09-20 JP JP1242082A patent/JPH02119164A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02119164A (ja) | 1990-05-07 |
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