JPS5815264A - マルチチツプパツケ−ジ - Google Patents
マルチチツプパツケ−ジInfo
- Publication number
- JPS5815264A JPS5815264A JP56113050A JP11305081A JPS5815264A JP S5815264 A JPS5815264 A JP S5815264A JP 56113050 A JP56113050 A JP 56113050A JP 11305081 A JP11305081 A JP 11305081A JP S5815264 A JPS5815264 A JP S5815264A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- wiring
- chip
- lsi
- multilayer wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＬＳＩパッケージの構造に関する。
従来、ＬＳＩパッケージは１個のＬＳＩチップが入った
ケースをプリント板に半田付けしていたが、近年コンピ
ュータの高性能化等に伴ない、複数のＬＳＩチップを実
装したＬＳＩパツケーシが用いられるよう罠なっている
。この横のＬｓｒ）＜ツケージは、第１図に示すように
、セラ５ツク基板ｌＯの片面の外周部に入出力パッド１
１を配し、配線１！、ＬＳＩチップ接続パッド１ｇ、Ｌ
ＳＩチップ接着パッド１４を有する絶縁層１８をセラミ
ック基板ｌＯの片面に形成し、配［ｉ！１２と入出力）
くラド１１とは所要個所で接続されている。そして、Ｌ
８Ｉチッグ接着パッド１４にＬＳＩチップ１５を接着し
、ＬＳＩチップ入出力＠１６によってＬＳＩチップ接続
パッド１８に接続している。またセライック基板１０の
上記と反対側の面に放熱体１７を密着させている。上述
の従来のＬＳＩ／くツケージは、入出力パッド１１がＬ
ＳＩチップ搭載面と同じ側に設けられているため、ＬＳ
Ｉチップの実装面積が小となり、チップの実装数量が制
限されるという欠点がある。
ケースをプリント板に半田付けしていたが、近年コンピ
ュータの高性能化等に伴ない、複数のＬＳＩチップを実
装したＬＳＩパツケーシが用いられるよう罠なっている
。この横のＬｓｒ）＜ツケージは、第１図に示すように
、セラ５ツク基板ｌＯの片面の外周部に入出力パッド１
１を配し、配線１！、ＬＳＩチップ接続パッド１ｇ、Ｌ
ＳＩチップ接着パッド１４を有する絶縁層１８をセラミ
ック基板ｌＯの片面に形成し、配［ｉ！１２と入出力）
くラド１１とは所要個所で接続されている。そして、Ｌ
８Ｉチッグ接着パッド１４にＬＳＩチップ１５を接着し
、ＬＳＩチップ入出力＠１６によってＬＳＩチップ接続
パッド１８に接続している。またセライック基板１０の
上記と反対側の面に放熱体１７を密着させている。上述
の従来のＬＳＩ／くツケージは、入出力パッド１１がＬ
ＳＩチップ搭載面と同じ側に設けられているため、ＬＳ
Ｉチップの実装面積が小となり、チップの実装数量が制
限されるという欠点がある。
第２図に示すように、複数のセライックの生シート２０
に配線導体２２およびＬＳＩチップ接続パッド２８等を
印刷形成し、これらを積層し人出力量ビン２１を植設し
て焼成したセラ（ツタ積層配線基板上にＬＳＩチップ２
６を搭載し、ＬＳＩチッグバンプ２４によｆｉＬｓＩチ
ップ接続）（ラド２８に接続した構造のパッケージも知
られている。
に配線導体２２およびＬＳＩチップ接続パッド２８等を
印刷形成し、これらを積層し人出力量ビン２１を植設し
て焼成したセラ（ツタ積層配線基板上にＬＳＩチップ２
６を搭載し、ＬＳＩチッグバンプ２４によｆｉＬｓＩチ
ップ接続）（ラド２８に接続した構造のパッケージも知
られている。
しかし、このようなパッケージは、セラミックの生シー
ト２０に配線導体２２等を印刷によって形成するため、
印刷技術上から配線導体２２０−幅は２００ミクロン程
ｋが限度であり、線間ピッチは５００ミクロン＠度が限
度である。すなわち、配線密度を大にすることができな
いという欠点がある。
ト２０に配線導体２２等を印刷によって形成するため、
印刷技術上から配線導体２２０−幅は２００ミクロン程
ｋが限度であり、線間ピッチは５００ミクロン＠度が限
度である。すなわち、配線密度を大にすることができな
いという欠点がある。
本発明の目的は、上述の従来の欠点を解決し、配線台ｋ
が大で、しかも、ＬＳＩチップを多数搭載することが可
能なマルチチップパッケージを提供することにある。
が大で、しかも、ＬＳＩチップを多数搭載することが可
能なマルチチップパッケージを提供することにある。
本発明のパッケージは、内部および表面に配線導体を有
するセラミック積層配線基板と、該セライック積層配線
基板の一方の園に央出し上記配線導体に接続された入出
力用ピンと、前記セラミック積１−配線基板の上記ビン
と反対側の面に形成され絶縁層および緻細な配線パター
ンが交互に配され九多層配線基板と、該多層配線基板上
に搭載されり複数のＬＳＩチップとを備え、該ＬＳＩチ
ップは上記多層配線基板上の配線パターンに接続され、
上記多層配線基板上の配線パターンは前記セラずツク積
層配線基板の表面に形成された配線導体２２して前記入
出力用ピンに接続され九ことを物像とする。
するセラミック積層配線基板と、該セライック積層配線
基板の一方の園に央出し上記配線導体に接続された入出
力用ピンと、前記セラミック積１−配線基板の上記ビン
と反対側の面に形成され絶縁層および緻細な配線パター
ンが交互に配され九多層配線基板と、該多層配線基板上
に搭載されり複数のＬＳＩチップとを備え、該ＬＳＩチ
ップは上記多層配線基板上の配線パターンに接続され、
上記多層配線基板上の配線パターンは前記セラずツク積
層配線基板の表面に形成された配線導体２２して前記入
出力用ピンに接続され九ことを物像とする。
次に１本発明について、図面を参照して詳細に説明する
。
。
第８図は、本発明の一実施例を示す断面図である。すな
わち、セラミックシート８０の各層に配線導体８２を印
刷形成し、入出力ビン８１を立設して積ｊ−燐成したセ
フイック横層配・線基板を基体として用いる。人出力ビ
ン８１は、セラミックシート各ｊ−に印刷された配線導
体８２と接続されていて、外部との接続に用いる。セラ
ミックシート８０に設けられた配線導体８２のうち、図
中最上層のものＶｉｔ述の多層配線パターンと接続され
る。
わち、セラミックシート８０の各層に配線導体８２を印
刷形成し、入出力ビン８１を立設して積ｊ−燐成したセ
フイック横層配・線基板を基体として用いる。人出力ビ
ン８１は、セラミックシート各ｊ−に印刷された配線導
体８２と接続されていて、外部との接続に用いる。セラ
ミックシート８０に設けられた配線導体８２のうち、図
中最上層のものＶｉｔ述の多層配線パターンと接続され
る。
ｉ九、各り一配線導体８２間の所要部は、スルーホール
８９によって相互に接続される。
８９によって相互に接続される。
上記セラミック積層配線基板上に、４８縁層８８と微細
な配線パターン８４とが交互に積層された多層配−基板
を形成する。諌多層配線基板は、例えば有機樹脂の塗布
乾燥又は、無機絶縁ペーストの焼成によって形成され九
絶縁層上に、選択メッキ法９選択エツチング法又はスク
リーン印刷等によりて黴細な配線パターンを形成するこ
とＫよって多層に形成される。なお、上記配線パターン
の層間の所要個所はグイアホール（ＶＩＡ）４０によっ
て相互に接続されている。また、前述のセラミック積層
配線基板の最上層（表面）の配線導体８２との間も所要
個所が接続されている。上記絶縁ペースト、は、空気中
で低温焼成可能な絶縁ペースト、又は窒素雰囲気中で焼
成可能な絶縁ペーストなどであって、その形成プロセス
中に同時に形成される配線パターンの金属材料を劣化さ
せないものを用いることが必要である。また、前記配線
パターンは、選択金めつき法による金配線により、微細
パターンを形成すれば、黴−で信頼性の良い配線パター
ンを形成できる。勿論、選択鋼めっき法９選択銅エツチ
ング法によって形成しても差支えなく、ま九、銅ペース
ト印刷焼成法によって形成することもできる。そして、
多層配線層の最上７ＩＫは、ＬＳＩテッグ接続パット４
１を設ける。
な配線パターン８４とが交互に積層された多層配−基板
を形成する。諌多層配線基板は、例えば有機樹脂の塗布
乾燥又は、無機絶縁ペーストの焼成によって形成され九
絶縁層上に、選択メッキ法９選択エツチング法又はスク
リーン印刷等によりて黴細な配線パターンを形成するこ
とＫよって多層に形成される。なお、上記配線パターン
の層間の所要個所はグイアホール（ＶＩＡ）４０によっ
て相互に接続されている。また、前述のセラミック積層
配線基板の最上層（表面）の配線導体８２との間も所要
個所が接続されている。上記絶縁ペースト、は、空気中
で低温焼成可能な絶縁ペースト、又は窒素雰囲気中で焼
成可能な絶縁ペーストなどであって、その形成プロセス
中に同時に形成される配線パターンの金属材料を劣化さ
せないものを用いることが必要である。また、前記配線
パターンは、選択金めつき法による金配線により、微細
パターンを形成すれば、黴−で信頼性の良い配線パター
ンを形成できる。勿論、選択鋼めっき法９選択銅エツチ
ング法によって形成しても差支えなく、ま九、銅ペース
ト印刷焼成法によって形成することもできる。そして、
多層配線層の最上７ＩＫは、ＬＳＩテッグ接続パット４
１を設ける。
Ｌ８１テップ３５は、チップキャリア８７によって上記
多層配線基板上に搭載し、ＬＳＩチップ入出力＠８６に
よって前記ＬＳＩチップ接続パッド４１に接続する。そ
して、チップキャリア８７の図中上面には、放熱体８８
を取付けることができる。放熱体８８の放熱効果により
、Ｌ８Ｉチップ８５はより高密度搭載が可能となる。上
述の実施例では、第１図に示した従来のパッケージのよ
うに１人出力パッド１１が必要でないから、ＬＳＩチッ
プの実装数を大にすることができる効果がある。また、
＠記多層配線基板は、微細配線パターンの形成が可能で
あシ、高密度配線が可能であるから、両者相まって、Ｌ
ＳＩ１ツブの嵩密度搭載が可能となる。
多層配線基板上に搭載し、ＬＳＩチップ入出力＠８６に
よって前記ＬＳＩチップ接続パッド４１に接続する。そ
して、チップキャリア８７の図中上面には、放熱体８８
を取付けることができる。放熱体８８の放熱効果により
、Ｌ８Ｉチップ８５はより高密度搭載が可能となる。上
述の実施例では、第１図に示した従来のパッケージのよ
うに１人出力パッド１１が必要でないから、ＬＳＩチッ
プの実装数を大にすることができる効果がある。また、
＠記多層配線基板は、微細配線パターンの形成が可能で
あシ、高密度配線が可能であるから、両者相まって、Ｌ
ＳＩ１ツブの嵩密度搭載が可能となる。
以上のように１本発明においては、セラミック積層配線
基板の片面に微細配線ノ（クーンが形成可能な多層配線
基板を形成し、入出力用ビンを前記積層配線基板の反対
側の片面に集設した構造としたから、多層配線基板上に
入出力用／くラドを形成する必要がな（、ＬＳＩチップ
の実装可能面積を大とし、かつ、多層配線基板によって
高密度配線が可能であり、両者相まってＬＳＩチップの
高密度実装ができる効果を有する。
基板の片面に微細配線ノ（クーンが形成可能な多層配線
基板を形成し、入出力用ビンを前記積層配線基板の反対
側の片面に集設した構造としたから、多層配線基板上に
入出力用／くラドを形成する必要がな（、ＬＳＩチップ
の実装可能面積を大とし、かつ、多層配線基板によって
高密度配線が可能であり、両者相まってＬＳＩチップの
高密度実装ができる効果を有する。
第１図および第２図はそ九ぞれ従来のＬＳＩパッケージ
の一例を示す断面図、第８図は本発明の一実施例を示す
断面図である。 図において、１０・・・セラばツク基板、１１・・・入
出力用パッド、１２・・・配線パターン、１８．２ｇ。 ４１・・・ＬＳＩチップ接続パッド、１４・・・ＬＳＩ
チップ接着パッド、１５，２５．ｓト・・ＬＳＩチップ
。 １６．８６・・・ＬＳＩチップ入出力線、１７．８８・
・・放熱体、１８．８８・・・絶縁層、２０．８０・・
・セ’）： ：ｙクシート、２１．８１・・・入出力用
ピン、２２．８２・・・配線導体、８７・・・チップキ
ャリア、８９・・・スルーホール、４０・・・グイアホ
ール。 代理人 弁理士住田俊宗 第１図 ｊＩ２図
の一例を示す断面図、第８図は本発明の一実施例を示す
断面図である。 図において、１０・・・セラばツク基板、１１・・・入
出力用パッド、１２・・・配線パターン、１８．２ｇ。 ４１・・・ＬＳＩチップ接続パッド、１４・・・ＬＳＩ
チップ接着パッド、１５，２５．ｓト・・ＬＳＩチップ
。 １６．８６・・・ＬＳＩチップ入出力線、１７．８８・
・・放熱体、１８．８８・・・絶縁層、２０．８０・・
・セ’）： ：ｙクシート、２１．８１・・・入出力用
ピン、２２．８２・・・配線導体、８７・・・チップキ
ャリア、８９・・・スルーホール、４０・・・グイアホ
ール。 代理人 弁理士住田俊宗 第１図 ｊＩ２図
Claims (4)
- （１） 内部および表面に配線導体を有するセラミッ
ク積層配線基板と、該セラミック積層配線基板の一方の
面に突出し壽上記配締導体に接続された入出力用ピンと
、前記セライック積層配線基板の上記ピンと反対側のｒ
ＴＪＫ形成され絶縁ｆ−および緻細な配線パターンが交
互に配された多層配線基板と、咳多層配線基板上に搭載
された複数のＬＳＩチップとを備え、該Ｌ８Ｉチップは
上記多層配線基板中の配線パターンに接続され、上記多
層配線基板中の配線パターンは前記セラミック積層配線
基板の表面に形成された配線導体を介して前記入出力用
ビンＫＩＩ続されたことを特徴とするマルチチップパッ
ケージ。 - （２） 特許請求の範囲第１項記載のマルチチップパ
ッケージにおいて、前記多層配線基板は、有機高分子の
４１！！ｌ醸層と、選択めっき法又は選択エツチング法
で形成された配線層とから成ることを特徴とするもの。 - （３） 特許請求の範囲第１項記載のマルチチツプノ
（ッケージにおいて、前記多層配線基板は、空気中又は
窒素中で焼成可能な絶縁ペーストで焼成成形され九絶縁
層と、空気中又は窒素中で焼成可能な導体ペーストの焼
成にようで形成された配線）（ターンとから成ることを
特徴とするもの。 - （４） 特許請求の範囲第１項、第２項又は第８項記
載のマルチチップパッケージにおいて、前記多層配線基
板の表面にＬＳＩチップと接続するためのパッドを形成
し、前記ＬＳＩチップはチップキャリアによって上記多
層配線基板に搭載し、上記チップキャリアのＬＳＩチッ
プ接着向の反対側の面に放熱体を備えたことを特徴とす
るもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113050A JPS5815264A (ja) | 1981-07-21 | 1981-07-21 | マルチチツプパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113050A JPS5815264A (ja) | 1981-07-21 | 1981-07-21 | マルチチツプパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5815264A true JPS5815264A (ja) | 1983-01-28 |
Family
ID=14602219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113050A Pending JPS5815264A (ja) | 1981-07-21 | 1981-07-21 | マルチチツプパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815264A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2563656A1 (fr) * | 1984-04-27 | 1985-10-31 | Nec Corp | Bloc de circuits a integration a grande echelle |
| JPS61191239U (ja) * | 1985-05-23 | 1986-11-28 | ||
| JPH01119047A (ja) * | 1987-10-30 | 1989-05-11 | Nec Corp | 集積回路装置 |
| JPH02119164A (ja) * | 1989-09-20 | 1990-05-07 | Hitachi Ltd | 半導体モジユール |
| US4930002A (en) * | 1987-04-01 | 1990-05-29 | Hitachi, Ltd. | Multi-chip module structure |
-
1981
- 1981-07-21 JP JP56113050A patent/JPS5815264A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2563656A1 (fr) * | 1984-04-27 | 1985-10-31 | Nec Corp | Bloc de circuits a integration a grande echelle |
| JPS61191239U (ja) * | 1985-05-23 | 1986-11-28 | ||
| US4930002A (en) * | 1987-04-01 | 1990-05-29 | Hitachi, Ltd. | Multi-chip module structure |
| JPH01119047A (ja) * | 1987-10-30 | 1989-05-11 | Nec Corp | 集積回路装置 |
| JPH02119164A (ja) * | 1989-09-20 | 1990-05-07 | Hitachi Ltd | 半導体モジユール |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6326696B1 (en) | Electronic package with interconnected chips | |
| KR100546374B1 (ko) | 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법 | |
| US5081563A (en) | Multi-layer package incorporating a recessed cavity for a semiconductor chip | |
| US6738263B2 (en) | Stackable ball grid array package | |
| US6479903B2 (en) | Flip chip thermally enhanced ball grid array | |
| US5367435A (en) | Electronic package structure and method of making same | |
| US6495912B1 (en) | Structure of ceramic package with integrated passive devices | |
| US6857470B2 (en) | Stacked chip package with heat transfer wires | |
| JP2003110084A (ja) | 半導体装置 | |
| JPH081936B2 (ja) | チップ・キャリア及びその製造方法 | |
| JP3016910B2 (ja) | 半導体モジュール構造 | |
| JP3312611B2 (ja) | フィルムキャリア型半導体装置 | |
| JPS5815264A (ja) | マルチチツプパツケ−ジ | |
| TW200531235A (en) | Multi-chip package structure | |
| JPS62122258A (ja) | マルチチツプパツケ−ジ | |
| JPH05211256A (ja) | 半導体装置 | |
| JP3024596B2 (ja) | フィルムキャリアテープを用いたｂｇａ型半導体装置 | |
| US20010000156A1 (en) | Package board structure and manufacturing method thereof | |
| KR100776130B1 (ko) | 적층형 반도체 패키지 | |
| JPH0810738B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0439231B2 (ja) | ||
| JPH07283274A (ja) | 半導体装置及び接合シート | |
| JPS6219072B2 (ja) | ||
| JP3032124U (ja) | 中介層を有する高密度ボンディング・パッド配列集積回路パッケージ | |
| JPH0529538A (ja) | 半導体モジユール構造 |