JPH0571977B2 - - Google Patents
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- Publication number
- JPH0571977B2 JPH0571977B2 JP60002849A JP284985A JPH0571977B2 JP H0571977 B2 JPH0571977 B2 JP H0571977B2 JP 60002849 A JP60002849 A JP 60002849A JP 284985 A JP284985 A JP 284985A JP H0571977 B2 JPH0571977 B2 JP H0571977B2
- Authority
- JP
- Japan
- Prior art keywords
- ecc check
- write
- partial
- check bit
- bit generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置に使用される記憶装置
に関し、特にそのエラー訂正に関する。
に関し、特にそのエラー訂正に関する。
（従来の技術）
従来、この種の記憶装置では第３図に示すよう
に、演算処理装置からの読出し、ならびに全書込
み／部分書込みの動作要求を受付けてデータの読
出し／書込みを行うように構成していた。第３図
において、５０は書込みデータレジスタ、５１は
アドレスレジスタ、５２は主制御回路、５３は選
択回路、５４はECCチエツクビツト発生回路、
５５，５６はそれぞれ第１および第２のバンク、
５７は読出しデータレジスタ、５８はECCチエ
ツク訂正回路である。
に、演算処理装置からの読出し、ならびに全書込
み／部分書込みの動作要求を受付けてデータの読
出し／書込みを行うように構成していた。第３図
において、５０は書込みデータレジスタ、５１は
アドレスレジスタ、５２は主制御回路、５３は選
択回路、５４はECCチエツクビツト発生回路、
５５，５６はそれぞれ第１および第２のバンク、
５７は読出しデータレジスタ、５８はECCチエ
ツク訂正回路である。
第３図に示す記憶装置ではECCチエツクビツ
ト発生回路とECCチエツクビツト訂正回路５８
とを備え、さらに一対のバンク５５，５６が備え
てあり、それぞれのバンク５５，５６は独立にイ
ンターリーブして読出し／書込みを行うことがで
きる。例えば、第１のバンク５５に部分書込みを
動作を要求した後に第２のバンク１６に全書込
み、または部分書込み動作を要求すると、ECC
チエツクビツト発生回路５４では第１のバンク５
５の動作に対して或る時間が占有されるため、第
２のバンク５６の書込み動作は禁止されている。
ト発生回路とECCチエツクビツト訂正回路５８
とを備え、さらに一対のバンク５５，５６が備え
てあり、それぞれのバンク５５，５６は独立にイ
ンターリーブして読出し／書込みを行うことがで
きる。例えば、第１のバンク５５に部分書込みを
動作を要求した後に第２のバンク１６に全書込
み、または部分書込み動作を要求すると、ECC
チエツクビツト発生回路５４では第１のバンク５
５の動作に対して或る時間が占有されるため、第
２のバンク５６の書込み動作は禁止されている。
（発明が解決しようとする問題点）
従つて、上記従来技術による記憶装置において
は、部分書込み動作の後には或る時間だけ書込み
動作を行うことができないと云う欠点があつた。
は、部分書込み動作の後には或る時間だけ書込み
動作を行うことができないと云う欠点があつた。
本発明の目的は、独立に読出し、ならびに全書
込み／部分書込み動作を行うように複数のバンク
を備え、読出しデータのチエツクと訂正とを行う
と共に、全書込み動作のECCチエツクビツト発
生回路と部分書込み動作のECCチエツクビツト
発生回路とを個々に備えることにより上記欠点を
除去し、部分書込み動作の直後にも全書込み動作
を行うことができるように構成した記憶装置を提
供することにある。
込み／部分書込み動作を行うように複数のバンク
を備え、読出しデータのチエツクと訂正とを行う
と共に、全書込み動作のECCチエツクビツト発
生回路と部分書込み動作のECCチエツクビツト
発生回路とを個々に備えることにより上記欠点を
除去し、部分書込み動作の直後にも全書込み動作
を行うことができるように構成した記憶装置を提
供することにある。
（問題点を解決するための手段）
本発明による記憶装置は複数個のバンクと、
ECCチエツク訂正回路と、第１および第２の
ECCチエツクビツト生成回路とを備え、全書込
み動作と部分書込み動作をそれぞれ異なるバンク
に対して行うとき、部分書込みの直後にも全書込
みを可能に構成したものである。
ECCチエツク訂正回路と、第１および第２の
ECCチエツクビツト生成回路とを備え、全書込
み動作と部分書込み動作をそれぞれ異なるバンク
に対して行うとき、部分書込みの直後にも全書込
みを可能に構成したものである。
複数個のバンクはそれぞれ独立にデータを読出
すことができると共に全書込み／部分書込みを行
うことができるものである。
すことができると共に全書込み／部分書込みを行
うことができるものである。
ECCチエツク訂正回路は、バンクから読出し
たデータのチエツクと訂正とを行うためのもので
ある。
たデータのチエツクと訂正とを行うためのもので
ある。
第１のECCチエツクビツト生成回路は全書込
み用のECCチエツクビツトを生成し、第２の
ECCチエツクビツト生成回路は部分書込み用の
ECCチエツクビツトを生成するためのものであ
る。
み用のECCチエツクビツトを生成し、第２の
ECCチエツクビツト生成回路は部分書込み用の
ECCチエツクビツトを生成するためのものであ
る。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明による記憶装置の一実施例を
示すブロツク図である。第１図において、５は書
込みデータレジスタ、６はアドレスレジスタ、７
は主制御回路、９は選択回路、１１，１２はそれ
ぞれ第１および第２のECCチエツクビツト発生
回路、１６，１７はそれぞれ第１および第２のバ
ンク、１９は読出しデータレジスタ、２１は
ECCチエツク訂正回路である。
示すブロツク図である。第１図において、５は書
込みデータレジスタ、６はアドレスレジスタ、７
は主制御回路、９は選択回路、１１，１２はそれ
ぞれ第１および第２のECCチエツクビツト発生
回路、１６，１７はそれぞれ第１および第２のバ
ンク、１９は読出しデータレジスタ、２１は
ECCチエツク訂正回路である。
図示されていない演算処理装置から書込みデー
タ信号線１と、アドレス信号線２と、制御信号線
３とを介してそれぞれの信号が転送され、それぞ
れ書込みデータレジスタ５と、アドレスレジスタ
６と、主制御回路７とによつて受信される。
タ信号線１と、アドレス信号線２と、制御信号線
３とを介してそれぞれの信号が転送され、それぞ
れ書込みデータレジスタ５と、アドレスレジスタ
６と、主制御回路７とによつて受信される。
第２図は、第１図に示す記憶装置の動作を示す
タイミングチヤートである。第１図に示す記憶装
置は、第２図に示すクロツク１００に同期して動
作する。クロツク＃０のタイミングで信号線３上
の制御信号１０１と、信号線１上の書込みデータ
１０３とが記憶装置に受信される。受信された命
令により第１のバンク１６の部分書込みが実行さ
れる。信号線１５上のアドレス信号は第１のバン
ク１６に供給される。主制御回路７は各回路を制
御するものであり、第１のバンク１６のメモリセ
ルアレイからデータを読出す。主制御回路７によ
りクロツク＃２のタイミングで読出しデータが信
号線１８を介して読出しデータレジスタ１９にセ
ツトされ、その出力が信号線２０を介してECC
チエツク訂正回路２１に加えられ、ECCチエツ
クが行われる。
タイミングチヤートである。第１図に示す記憶装
置は、第２図に示すクロツク１００に同期して動
作する。クロツク＃０のタイミングで信号線３上
の制御信号１０１と、信号線１上の書込みデータ
１０３とが記憶装置に受信される。受信された命
令により第１のバンク１６の部分書込みが実行さ
れる。信号線１５上のアドレス信号は第１のバン
ク１６に供給される。主制御回路７は各回路を制
御するものであり、第１のバンク１６のメモリセ
ルアレイからデータを読出す。主制御回路７によ
りクロツク＃２のタイミングで読出しデータが信
号線１８を介して読出しデータレジスタ１９にセ
ツトされ、その出力が信号線２０を介してECC
チエツク訂正回路２１に加えられ、ECCチエツ
クが行われる。
もしデータに誤りがあれば、ECCチエツク訂
正回路２１は誤りビツトの訂正も行う。そこで訂
正後の読出しデータは信号線４を介して演算処理
装置（図示してない）へ送出されると共に、選択
回路９にも与えられる。選択回路９は信号線８上
の書込みデータと信号線４上の読出しデータとの
選択を部分書込み信号に従つて行い、信号線１０
上の合成書込みデータを第２のECCチエツクビ
ツト発生回路１２に与える。第２のチエツクビツ
ト発生回路１２は信号線１０上の合成書込みデー
タに対し、ECCチエツクビツトをクロツク＃３
のタイミングにより信号線１３上に発生し、第１
のバンク１６のメモリセルアレイに送つて書込み
を行う。
正回路２１は誤りビツトの訂正も行う。そこで訂
正後の読出しデータは信号線４を介して演算処理
装置（図示してない）へ送出されると共に、選択
回路９にも与えられる。選択回路９は信号線８上
の書込みデータと信号線４上の読出しデータとの
選択を部分書込み信号に従つて行い、信号線１０
上の合成書込みデータを第２のECCチエツクビ
ツト発生回路１２に与える。第２のチエツクビツ
ト発生回路１２は信号線１０上の合成書込みデー
タに対し、ECCチエツクビツトをクロツク＃３
のタイミングにより信号線１３上に発生し、第１
のバンク１６のメモリセルアレイに送つて書込み
を行う。
クロツク＃２のタイミングではタイミング１１
０の制御信号と、タイミング１１１の書込みデー
タとが第２のバンク１７へ転送される。全書込み
動作が要求される場合には、信号線８上の全書込
みデータは全書込みデータ用の第１のECCチエ
ツクビツト発生回路１１に送出され、クロツク
＃３のタイミングで信号線１４上のECCチエツ
クビツト１１２が発生する。
０の制御信号と、タイミング１１１の書込みデー
タとが第２のバンク１７へ転送される。全書込み
動作が要求される場合には、信号線８上の全書込
みデータは全書込みデータ用の第１のECCチエ
ツクビツト発生回路１１に送出され、クロツク
＃３のタイミングで信号線１４上のECCチエツ
クビツト１１２が発生する。
さらに、クロツク＃４のタイミング１１３で上
記データは第２のバンク１７へ送出される。第２
のバンク１７への書込み動作は、第１のバンク１
６への部分書込み動作と同時に行うことができる
ことは明らかである。
記データは第２のバンク１７へ送出される。第２
のバンク１７への書込み動作は、第１のバンク１
６への部分書込み動作と同時に行うことができる
ことは明らかである。
（発明の効果）
本発明は以上説明したように、全書込み動作用
と部分書込み動作用とに対してそれぞれECCチ
エツクビツト発生回路を設けることによつて部分
書込み動作の直後にも全書込み動作を行うことが
できるので、容易にインターリーブを行うことが
でき、書込み性能を向上できると云う効果があ
る。
と部分書込み動作用とに対してそれぞれECCチ
エツクビツト発生回路を設けることによつて部分
書込み動作の直後にも全書込み動作を行うことが
できるので、容易にインターリーブを行うことが
でき、書込み性能を向上できると云う効果があ
る。
第１図は、本発明による記憶装置の一実施例を
部分的に示すブロツク図である。第２図は、第１
図に示す記憶装置のタイミング関係を示すタイミ
ングチヤートである。第３図は、従来技術による
記憶装置の一例を部分的に示すブロツク図であ
る。 ５，５０…書込みデータレジスタ、６，５１…
アドレスレジスタ、７，５２…主制御回路、９，
５３…選択回路、１１，１２，５４…ECCチエ
ツクビツト発生回路、１６，１７，５５，５６…
バンク、１９，５７…読出しデータレジスタ、２
１，５８…ECCチエツク訂正回路、１〜４，８，
１０，１３〜１５，１８，２０…信号線、１００
〜１１３…タイミング。
部分的に示すブロツク図である。第２図は、第１
図に示す記憶装置のタイミング関係を示すタイミ
ングチヤートである。第３図は、従来技術による
記憶装置の一例を部分的に示すブロツク図であ
る。 ５，５０…書込みデータレジスタ、６，５１…
アドレスレジスタ、７，５２…主制御回路、９，
５３…選択回路、１１，１２，５４…ECCチエ
ツクビツト発生回路、１６，１７，５５，５６…
バンク、１９，５７…読出しデータレジスタ、２
１，５８…ECCチエツク訂正回路、１〜４，８，
１０，１３〜１５，１８，２０…信号線、１００
〜１１３…タイミング。
Claims (1)
- 【特許請求の範囲】 １ それぞれ独立にデータを読出すことができる
と共に全書込み／部分書込みを行うことができる
複数個のバンクと、 前記バンクから読出したデータのチエツクと訂
正とを行うためのECCチエツク訂正回路と、 全書込み用のECCチエツクビツトを生成する
ための第１のECCチエツクビツト生成回路と、 部分書込み用のECCチエツクビツトを生成す
るための第２のECCチエツクビツト生成回路と
を具備し、 全書込み動作と部分書込み動作をそれぞれ異な
るバンクに対して行うとき、部分書込みの直後に
も全書込みを可能に構成したことを特徴とする記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002849A JPS61161565A (ja) | 1985-01-11 | 1985-01-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002849A JPS61161565A (ja) | 1985-01-11 | 1985-01-11 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161565A JPS61161565A (ja) | 1986-07-22 |
| JPH0571977B2 true JPH0571977B2 (ja) | 1993-10-08 |
Family
ID=11540845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002849A Granted JPS61161565A (ja) | 1985-01-11 | 1985-01-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161565A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04248198A (ja) * | 1991-01-24 | 1992-09-03 | Mitsubishi Electric Corp | 携帯形半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57108951A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Memory busy control system |
| JPS58143500A (ja) * | 1982-02-18 | 1983-08-26 | Nec Corp | インタ−リ−ブ可能な記憶装置 |
-
1985
- 1985-01-11 JP JP60002849A patent/JPS61161565A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61161565A (ja) | 1986-07-22 |
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