JPH0212056B2 - - Google Patents
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- JPH0212056B2 JPH0212056B2 JP61168314A JP16831486A JPH0212056B2 JP H0212056 B2 JPH0212056 B2 JP H0212056B2 JP 61168314 A JP61168314 A JP 61168314A JP 16831486 A JP16831486 A JP 16831486A JP H0212056 B2 JPH0212056 B2 JP H0212056B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- base
- resistor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
産業上の利用分野
本発明はセツトおよびリセツト入力端子のそれ
ぞれに供給される入力信号の立ち上がりのエツジ
でセツトおよびリセツト状態を切換えることので
きる双安定マルチバイブレータ回路に関し、セツ
トおよびリセツト入力信号に多量のノイズ成分が
含まれていてもノイズ成分の影響を受けずに安定
した動作を行なうことのできる双安定マルチバイ
ブレータ回路を提供するものである。
ぞれに供給される入力信号の立ち上がりのエツジ
でセツトおよびリセツト状態を切換えることので
きる双安定マルチバイブレータ回路に関し、セツ
トおよびリセツト入力信号に多量のノイズ成分が
含まれていてもノイズ成分の影響を受けずに安定
した動作を行なうことのできる双安定マルチバイ
ブレータ回路を提供するものである。
従来の技術
従来の双安定マルチバイブレータ回路の一例を
第２図に示す。第２図において１はセツト入力端
子、２はリセツト入力端子、３，４，５はカレン
トミラー回路を構成する第１，第２，第３のトラ
ンジスタ、６はカレントミラー回路の電流を決め
る第１の抵抗、７はベースおよびコレクタがそれ
ぞれセツト入力端子１および第１の抵抗６に接続
された第４のトランジスタである。８はコレクタ
およびベースがそれぞれ第４のトランジスタ７の
コレクタおよびカレントミラーを構成する第２の
トランジスタ４のコレクタに接続された第５のト
ランジスタである。９はコレクタおよびベースが
それぞれ第５のトランジスタ８のベースおよびリ
セツト入力端子２に接続された第６のトランジス
タ、１０はコレクタおよびベースがそれぞれ出力
端子１１およびカレントミラー回路を構成する第
３のトランジスタ５のコレクタに接続された第10
のトランジスタである。１２は電源端子、１９は
第５のトランジスタ８のベースと基準電位間に接
続された第６の抵抗、２０は第10のトランジスタ
１０のベースと基準電位間に接続された第７の抵
抗、２３は第10のトランジスタ１０のコレクタ及
び電源端子１２に接続された第５の抵抗である。
上記構成において、セツト入力端子１に第４のト
ランジスタ７のベース・エミツタ順方向電圧VBE
（以下VBEと記す）以上の電圧が入力されると第
４のトランジスタ７は導通状態となり、第１の抵
抗６によりカレントミラー回路を構成する第１，
第２，第３のトランジスタ３，４，５のコレクタ
に電流が流れる。すると、第２のトランジスタ４
のコレクタ電流と第６の抵抗１９の積の電圧が第
５のトランジスタ８のVBEをこえると第５のトラ
ンジスタ８は導通状態となる。同様に第３のトラ
ンジスタ５のコレクタ電流と第７の抵抗２０の積
の電圧が第10のトランジスタ１０のVBEをこえる
と第10のトランジスタ１０は導通状態となり、そ
の結果、出力端子１１には第10のトランジスタ１
０の飽和電圧VCESAT（以下これをVCESATと記す）が
出力される（以下これをセツト状態と記す。）。一
方、リセツト端子２に第６のトランジスタ９の
VBE以上の電圧が入力されると第６のトランジス
タ９は導通状態となり第５のトランジスタ８は遮
断状態となり、カレントミラー回路に電流が流れ
ないため第10のトランジスタ１０も遮断状態とな
る。その結果、出力端子１１は電源電圧に近い電
圧が出力される（以下これをリセツト状態と記
す。）。
第２図に示す。第２図において１はセツト入力端
子、２はリセツト入力端子、３，４，５はカレン
トミラー回路を構成する第１，第２，第３のトラ
ンジスタ、６はカレントミラー回路の電流を決め
る第１の抵抗、７はベースおよびコレクタがそれ
ぞれセツト入力端子１および第１の抵抗６に接続
された第４のトランジスタである。８はコレクタ
およびベースがそれぞれ第４のトランジスタ７の
コレクタおよびカレントミラーを構成する第２の
トランジスタ４のコレクタに接続された第５のト
ランジスタである。９はコレクタおよびベースが
それぞれ第５のトランジスタ８のベースおよびリ
セツト入力端子２に接続された第６のトランジス
タ、１０はコレクタおよびベースがそれぞれ出力
端子１１およびカレントミラー回路を構成する第
３のトランジスタ５のコレクタに接続された第10
のトランジスタである。１２は電源端子、１９は
第５のトランジスタ８のベースと基準電位間に接
続された第６の抵抗、２０は第10のトランジスタ
１０のベースと基準電位間に接続された第７の抵
抗、２３は第10のトランジスタ１０のコレクタ及
び電源端子１２に接続された第５の抵抗である。
上記構成において、セツト入力端子１に第４のト
ランジスタ７のベース・エミツタ順方向電圧VBE
（以下VBEと記す）以上の電圧が入力されると第
４のトランジスタ７は導通状態となり、第１の抵
抗６によりカレントミラー回路を構成する第１，
第２，第３のトランジスタ３，４，５のコレクタ
に電流が流れる。すると、第２のトランジスタ４
のコレクタ電流と第６の抵抗１９の積の電圧が第
５のトランジスタ８のVBEをこえると第５のトラ
ンジスタ８は導通状態となる。同様に第３のトラ
ンジスタ５のコレクタ電流と第７の抵抗２０の積
の電圧が第10のトランジスタ１０のVBEをこえる
と第10のトランジスタ１０は導通状態となり、そ
の結果、出力端子１１には第10のトランジスタ１
０の飽和電圧VCESAT（以下これをVCESATと記す）が
出力される（以下これをセツト状態と記す。）。一
方、リセツト端子２に第６のトランジスタ９の
VBE以上の電圧が入力されると第６のトランジス
タ９は導通状態となり第５のトランジスタ８は遮
断状態となり、カレントミラー回路に電流が流れ
ないため第10のトランジスタ１０も遮断状態とな
る。その結果、出力端子１１は電源電圧に近い電
圧が出力される（以下これをリセツト状態と記
す。）。
発明が解決しようとする問題点
このような従来の双安定マルチバイブレータ回
路では、セツト入力端子１あるいはリセツト入力
端子２に短時間のノイズが入力されると、そのノ
イズにより第４のトランジスタ７あるいは第６の
トランジスタ９が導通状態になり出力端子１１の
出力電圧が反転するという誤動作が生じるため、
セツト入力端子１およびリセツト入力端子２にロ
ーパスフイルタを入れノイズ成分を除去する必要
があつた。また、電源端子１２や基準電位にノイ
ズが入つた場合誤動作が生じやすく、また、強電
界中で使用すると配線上に高周波電流が誘起され
誤動作が生じやすいという問題があつた。
路では、セツト入力端子１あるいはリセツト入力
端子２に短時間のノイズが入力されると、そのノ
イズにより第４のトランジスタ７あるいは第６の
トランジスタ９が導通状態になり出力端子１１の
出力電圧が反転するという誤動作が生じるため、
セツト入力端子１およびリセツト入力端子２にロ
ーパスフイルタを入れノイズ成分を除去する必要
があつた。また、電源端子１２や基準電位にノイ
ズが入つた場合誤動作が生じやすく、また、強電
界中で使用すると配線上に高周波電流が誘起され
誤動作が生じやすいという問題があつた。
本発明は、このような従来の問題点を解決する
ものでセツト端子やリセツト端子にノイズ成分を
含む信号が入力されてもノイズ成分の影響を受け
ない双安定マルチバイブレータ回路を提供するこ
とを目的とする。
ものでセツト端子やリセツト端子にノイズ成分を
含む信号が入力されてもノイズ成分の影響を受け
ない双安定マルチバイブレータ回路を提供するこ
とを目的とする。
問題点を解決するための手段
この目的を解決するために本発明は、カレント
ミラー回路を構成する第３のトランジスタのコレ
クタと基準電位間にコンデンサを接続し、上記コ
ンデンサの両端子電圧を分割する様に接続された
２本の抵抗の分割電位を第８のトランジスタのベ
ースに入力し、上記第８のトランジスタのコレク
タに定電流源と第７，第９のトランジスタのベー
スを接続し、上記第９のトランジスタのコレクタ
にカレントミラー回路を構成する第２のトランジ
スタのコレクタと第５のトランジスタのベースお
よび第６のトランジスタのコレクタを接続し、上
記第７，第８，第９のトランジスタのエミツタを
それぞれ基準電位に接続し、上記第７のトランジ
スタのコレクタを電源端子との間に接続された第
４の抵抗および第10のトランジスタのベースに接
続し、第10のトランジスタのエミツタは基準電位
に接続し、同トランジスタのコレクタを電源端子
との間に接続された第５の抵抗及び出力端子に接
続したものである。
ミラー回路を構成する第３のトランジスタのコレ
クタと基準電位間にコンデンサを接続し、上記コ
ンデンサの両端子電圧を分割する様に接続された
２本の抵抗の分割電位を第８のトランジスタのベ
ースに入力し、上記第８のトランジスタのコレク
タに定電流源と第７，第９のトランジスタのベー
スを接続し、上記第９のトランジスタのコレクタ
にカレントミラー回路を構成する第２のトランジ
スタのコレクタと第５のトランジスタのベースお
よび第６のトランジスタのコレクタを接続し、上
記第７，第８，第９のトランジスタのエミツタを
それぞれ基準電位に接続し、上記第７のトランジ
スタのコレクタを電源端子との間に接続された第
４の抵抗および第10のトランジスタのベースに接
続し、第10のトランジスタのエミツタは基準電位
に接続し、同トランジスタのコレクタを電源端子
との間に接続された第５の抵抗及び出力端子に接
続したものである。
作 用
この構成によつて、セツト入力端子が第４のト
ランジスタのVBE以上の電圧になつた瞬間から一
定時間上記VBE以上の電圧を入力し続けなければ
出力端子はセツト状態にならない。また、リセツ
ト入力端子についても、入力端子が第６のトラン
ジスタ９のVBE以上の電圧を一定時間入力し続け
なければ出力端子はリセツト状態にならない。し
たがつて、セツト入力端子あるいはリセツト入力
端子に一定時間以下のノイズ成分を含んだ入力信
号が入力されてもセツト入力端子およびリセツト
入力端子はノイズ成分の影響を受けない。これは
電源端子や基準電位のノイズに対しても同様であ
る。
ランジスタのVBE以上の電圧になつた瞬間から一
定時間上記VBE以上の電圧を入力し続けなければ
出力端子はセツト状態にならない。また、リセツ
ト入力端子についても、入力端子が第６のトラン
ジスタ９のVBE以上の電圧を一定時間入力し続け
なければ出力端子はリセツト状態にならない。し
たがつて、セツト入力端子あるいはリセツト入力
端子に一定時間以下のノイズ成分を含んだ入力信
号が入力されてもセツト入力端子およびリセツト
入力端子はノイズ成分の影響を受けない。これは
電源端子や基準電位のノイズに対しても同様であ
る。
実施例
以下本発明の実施例を第１図とともに説明す
る。第１図において、第２図と同一機能を有する
素子には同一符号を付して説明を省略する。１３
は第３のトランジスタ５のコレクタと基準電圧端
子間に接続されたコンデンサ、１４及び１５はコ
ンデンサ１３の両端の電圧を分割する第２、第３
の抵抗、１６は上記第２、第３の抵抗によつて分
割される電圧がベースに接続されコレクタに定電
流源１７及び第９、第７のトランジスタのベース
が接続される第８のトランジスタである。１８は
ベースが上記第８のトランジスタ１６のコレクタ
に接続され、コレクタが第２、第６のトランジス
タ４，９のコレクタ及び第５のトランジスタ８の
ベースに接続された第９のトランジスタである。
２１は上記第８のトランジスタ１６のコレクタに
ベースが接続されコレクタが第４の抵抗２２の一
端及び第10のトランジスタ１０のベースに接続さ
れた第７のトランジスタである。２２は一端を電
源端子１２もう一端を第７のトランジスタ２１の
コレクタ及び第10のトランジスタ１０のベースに
接続された第４の抵抗である。
る。第１図において、第２図と同一機能を有する
素子には同一符号を付して説明を省略する。１３
は第３のトランジスタ５のコレクタと基準電圧端
子間に接続されたコンデンサ、１４及び１５はコ
ンデンサ１３の両端の電圧を分割する第２、第３
の抵抗、１６は上記第２、第３の抵抗によつて分
割される電圧がベースに接続されコレクタに定電
流源１７及び第９、第７のトランジスタのベース
が接続される第８のトランジスタである。１８は
ベースが上記第８のトランジスタ１６のコレクタ
に接続され、コレクタが第２、第６のトランジス
タ４，９のコレクタ及び第５のトランジスタ８の
ベースに接続された第９のトランジスタである。
２１は上記第８のトランジスタ１６のコレクタに
ベースが接続されコレクタが第４の抵抗２２の一
端及び第10のトランジスタ１０のベースに接続さ
れた第７のトランジスタである。２２は一端を電
源端子１２もう一端を第７のトランジスタ２１の
コレクタ及び第10のトランジスタ１０のベースに
接続された第４の抵抗である。
上記回路においてセツト入力端子１に第４のト
ランジスタのVBE以上の電圧が入力されると第４
のトランジスタ７は導通状態となり第１の抵抗６
によりカレントミラー回路を構成する第１、第
２、第３のトランジスタ３，４，５のコレクタに
電流が流れる。第３のトランジスタ５のコレクタ
電流はコンデンサ１３を充電しコンデンサ１３の
端子電圧が上昇する。これによつて第８のトラン
ジスタ１６のベース電圧が上昇しVBE以上に達す
ると第８のトランジスタ１６は導通状態となり、
これにより第９のトランジスタ１８は遮断状態に
なり、第２のトランジスタ４のコレクタ電流は第
５のトランジスタ８のベースに流れ込み、第５の
トランジスタ８は導通状態となり、カレントミラ
ー回路には引き続き電流が流れる。同時に第７の
トランジスタ２１が遮断状態となり、第10のトラ
ンジスタ１０は導通状態となり、出力端子１１に
はVCESETが出力されセツト状態となる。一方リセ
ツト端子２にVBE以上の電圧が入力されると第６
のトランジスタ９は導通状態となり、第５のトラ
ンジスタ８は遮断状態となり、カレントミラー回
路に電流が流れないため、コンデンサ１３は第
２，第３の抵抗１４，１５によつて放電し、コン
デンサ１３の端子電圧は徐々に低下していく。第
８のトランジスタ１６のベース電位がVBE以下に
低下すると第８のトランジスタ１６は遮断状態と
なり、定電流源１７の電流は第９のトランジスタ
１８及び第７のトランジスタ２１を導通状態と
し、第５のトランジスタ８が遮断状態を保持し、
カレントミラー回路には電流が流れない。同時に
第10のトランジスタ１０が遮断状態になり出力端
子１１は電源電圧に近い電圧が出力されリセツト
状態となる。以上の動作をタイミングチヤートで
表わしたものを第３図に示す。
ランジスタのVBE以上の電圧が入力されると第４
のトランジスタ７は導通状態となり第１の抵抗６
によりカレントミラー回路を構成する第１、第
２、第３のトランジスタ３，４，５のコレクタに
電流が流れる。第３のトランジスタ５のコレクタ
電流はコンデンサ１３を充電しコンデンサ１３の
端子電圧が上昇する。これによつて第８のトラン
ジスタ１６のベース電圧が上昇しVBE以上に達す
ると第８のトランジスタ１６は導通状態となり、
これにより第９のトランジスタ１８は遮断状態に
なり、第２のトランジスタ４のコレクタ電流は第
５のトランジスタ８のベースに流れ込み、第５の
トランジスタ８は導通状態となり、カレントミラ
ー回路には引き続き電流が流れる。同時に第７の
トランジスタ２１が遮断状態となり、第10のトラ
ンジスタ１０は導通状態となり、出力端子１１に
はVCESETが出力されセツト状態となる。一方リセ
ツト端子２にVBE以上の電圧が入力されると第６
のトランジスタ９は導通状態となり、第５のトラ
ンジスタ８は遮断状態となり、カレントミラー回
路に電流が流れないため、コンデンサ１３は第
２，第３の抵抗１４，１５によつて放電し、コン
デンサ１３の端子電圧は徐々に低下していく。第
８のトランジスタ１６のベース電位がVBE以下に
低下すると第８のトランジスタ１６は遮断状態と
なり、定電流源１７の電流は第９のトランジスタ
１８及び第７のトランジスタ２１を導通状態と
し、第５のトランジスタ８が遮断状態を保持し、
カレントミラー回路には電流が流れない。同時に
第10のトランジスタ１０が遮断状態になり出力端
子１１は電源電圧に近い電圧が出力されリセツト
状態となる。以上の動作をタイミングチヤートで
表わしたものを第３図に示す。
発明の効果
以上の様に本発明はセツト入力端子にVBE以上
の電圧が印加されてから回路がセツト状態になる
までコンデンサが充電される間の一定時間を必要
とし、又リセツト入力端子にVBE以上の電圧が印
加されてから回路がリセツト状態となるまでコン
デンサが放電する間、一定時間を必要とする。従
つてセツト及びリセツト入力信号に多量のノイズ
成分が含まれていてもノイズ成分の影響を受ける
事なく安定した動作を行なう事ができる双安定マ
ルチバイブレータを構成する事ができる。
の電圧が印加されてから回路がセツト状態になる
までコンデンサが充電される間の一定時間を必要
とし、又リセツト入力端子にVBE以上の電圧が印
加されてから回路がリセツト状態となるまでコン
デンサが放電する間、一定時間を必要とする。従
つてセツト及びリセツト入力信号に多量のノイズ
成分が含まれていてもノイズ成分の影響を受ける
事なく安定した動作を行なう事ができる双安定マ
ルチバイブレータを構成する事ができる。
第１図は本発明の一実施例の双安定マルチバイ
ブレータの回路図、第２図は従来の双安定マルチ
バイブレータ回路の回路図、第３図は第１図及び
第２図の動作を表わすタイミングチヤートであ
る。 １……セツト入力端子、２……リセツト入力端
子、３……第１のトランジスタ、４……第２のト
ランジスタ、５……第３のトランジスタ、６……
第１の抵抗、７……第４のトランジスタ、８……
第５のトランジスタ、９……第６のトランジス
タ、１０……第10のトランジスタ、１１……出力
端子、１２……電源端子、１３……コンデンサ、
１４……第２の抵抗、１５……第３の抵抗、１６
……第８のトランジスタ、１７……定電流源、１
８……第９のトランジスタ、１９……第６の抵
抗、２０……第７の抵抗、２１……第７のトラン
ジスタ、２２……第４の抵抗、２３……第５の抵
抗。
ブレータの回路図、第２図は従来の双安定マルチ
バイブレータ回路の回路図、第３図は第１図及び
第２図の動作を表わすタイミングチヤートであ
る。 １……セツト入力端子、２……リセツト入力端
子、３……第１のトランジスタ、４……第２のト
ランジスタ、５……第３のトランジスタ、６……
第１の抵抗、７……第４のトランジスタ、８……
第５のトランジスタ、９……第６のトランジス
タ、１０……第10のトランジスタ、１１……出力
端子、１２……電源端子、１３……コンデンサ、
１４……第２の抵抗、１５……第３の抵抗、１６
……第８のトランジスタ、１７……定電流源、１
８……第９のトランジスタ、１９……第６の抵
抗、２０……第７の抵抗、２１……第７のトラン
ジスタ、２２……第４の抵抗、２３……第５の抵
抗。
Claims (1)
- １ カレントミラー回路を構成する第１，第２，
第３のトランジスタのうちの第１のトランジスタ
のコレクタに第１の抵抗を接続し、この第１の抵
抗のもう一端に第４および第５のトランジスタの
コレクタを接続し上記第４のトランジスタのベー
スにはセツト信号入力部を接続し、またエミツタ
には基準電位部を接続し、上記第５のトランジス
タのベースには上記カレントミラーを構成する第
２のトランジスタのコレクタおよび第６、第９の
トランジスタのコレクタを接続し、上記第５のト
ランジスタのエミツタには基準電位部を接続し、
上記第６のトランジスタのベースにはリセツト信
号入力部を接続し、上記第６のトランジスタのエ
ミツタには基準電位部を接続し、上記第９のトラ
ンジスタのベースには第８のトランジスタのコレ
クタ、第７のトランジスタのベースおよび定電流
源を接続し、上記第７，第８，第９のトランジス
タのエミツタは基準電位部を接続し、上記第７の
トランジスタのコレクタは第10のトランジスタの
ベース及び第４の抵抗を接続し、上記第４の抵抗
のもう一端は電源端子に接続し、上記第10のトラ
ンジスタのコレクタには出力端子及び第５の抵抗
を接続し、上記第５の抵抗のもう一端は電源端子
に接続し、上記カレントミラーを構成する第３の
トランジスタのコレクタと基準電位間にはコンデ
ンサを接続し、コンデンサの両端の電圧を分割す
る第２，第３の抵抗を設け、上記第２，第３の抵
抗によつて分割された電位を上記第８のトランジ
スタのベースに入力する構成とした双安定マルチ
バイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168314A JPS6324710A (ja) | 1986-07-17 | 1986-07-17 | 双安定マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168314A JPS6324710A (ja) | 1986-07-17 | 1986-07-17 | 双安定マルチバイブレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324710A JPS6324710A (ja) | 1988-02-02 |
| JPH0212056B2 true JPH0212056B2 (ja) | 1990-03-16 |
Family
ID=15865735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168314A Granted JPS6324710A (ja) | 1986-07-17 | 1986-07-17 | 双安定マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324710A (ja) |
-
1986
- 1986-07-17 JP JP61168314A patent/JPS6324710A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324710A (ja) | 1988-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |