JPH02122711A - 利得制御装置 - Google Patents
利得制御装置Info
- Publication number
- JPH02122711A JPH02122711A JP63276455A JP27645588A JPH02122711A JP H02122711 A JPH02122711 A JP H02122711A JP 63276455 A JP63276455 A JP 63276455A JP 27645588 A JP27645588 A JP 27645588A JP H02122711 A JPH02122711 A JP H02122711A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- diode
- transistor
- emitter
- zener diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は映像分野における利得制御装でに関するもので
ある。
ある。
従来の技術
近年、利得制御装置は映像分野の発達につれて益々高性
能化が要求されている。
能化が要求されている。
以下、従来の利得制御装置について、図面を参照しなが
ら説明する。
ら説明する。
第２図は従来の利得制御装置の一例を示す回路図である
。第２図において、入力端子１は演算増幅器２のＯ＠子
に接続され、演算増幅器２のΦ端子は抵抗３を介して接
地されるとともに、抵抗４を介して？ｉｉ算増算器幅器
２力端子に接続される。
。第２図において、入力端子１は演算増幅器２のＯ＠子
に接続され、演算増幅器２のΦ端子は抵抗３を介して接
地されるとともに、抵抗４を介して？ｉｉ算増算器幅器
２力端子に接続される。
演算増幅器２の出力端子はツェナーダイオード５と抵抗
６を介して接地されるとともに、抵抗７とツェナーダイ
オード８を介して接地される。また、抵抗７とツェナー
ダイオード８のカソードの接続点が第１の出力端子９に
接続され、ツェナーダイオード５のアノードと抵抗６の
接続点が第２の出力端子１０に接続される。
６を介して接地されるとともに、抵抗７とツェナーダイ
オード８を介して接地される。また、抵抗７とツェナー
ダイオード８のカソードの接続点が第１の出力端子９に
接続され、ツェナーダイオード５のアノードと抵抗６の
接続点が第２の出力端子１０に接続される。
上記構成により、以下、その動作を説明する。
入力信号は入力端子１に入力され、演算増幅器２と抵抗
３．４により同相増幅される。その出力は一方が抵抗７
を介してツェナーダイオード８により最大電位が一定値
に抑えられて第１の出力端子９から出力され、他方はツ
ェナーダイオード５を介して第２の出力端子１０から出
力される。ここで、第２の出力端子１０からの出力は第
１の出力端子９からの出力よりも、ツェナーダイオード
５のツェナー；位だけ低い電位となる。これにより、ツ
ェナーダイオード５のツェナー電位だけ差のある利得制
御電位を得ている。
３．４により同相増幅される。その出力は一方が抵抗７
を介してツェナーダイオード８により最大電位が一定値
に抑えられて第１の出力端子９から出力され、他方はツ
ェナーダイオード５を介して第２の出力端子１０から出
力される。ここで、第２の出力端子１０からの出力は第
１の出力端子９からの出力よりも、ツェナーダイオード
５のツェナー；位だけ低い電位となる。これにより、ツ
ェナーダイオード５のツェナー電位だけ差のある利得制
御電位を得ている。
発明が解決しようとする課題
しかしながら、上記従来の構成では、通常の入力電圧の
ときには、第３図のＡ領域に示すように、演算増幅器２
の出力電圧■。ＬＩＴは抵抗３をＲ１抵抗４をＲ２、入
力電圧ＶＩＮとすると、となるが、入力電圧ＶＩＮがＯ
■近辺になると第３図のＢ領域に示すように、演算増幅
器２の出力電圧■。、Ｊ工は急激な不連続点を示すとい
う問題を有していた。
ときには、第３図のＡ領域に示すように、演算増幅器２
の出力電圧■。ＬＩＴは抵抗３をＲ１抵抗４をＲ２、入
力電圧ＶＩＮとすると、となるが、入力電圧ＶＩＮがＯ
■近辺になると第３図のＢ領域に示すように、演算増幅
器２の出力電圧■。、Ｊ工は急激な不連続点を示すとい
う問題を有していた。
本発明は上記従来の問題を解決するもので、入力／出力
特性の良好な利得制御装置を提供することを目的とする
ものである。
特性の良好な利得制御装置を提供することを目的とする
ものである。
課題を解決するための手段
上記課題を解決するために本発明の利得制御装置は、反
転増幅器を構成する第１の極性の第１のトランジスタの
ベースを入力端子に接続し、かつ、エミッタを抵抗を介
して接地するとともにコレクタをダイオードと抵抗を介
して電源に接続し、前記第１のトランジスタのコレクタ
にベースが接続された第２の極性の第２のトランジスタ
のエミッタを抵抗を介して前記電源に接続し、かつ、コ
レクタをカソードが前記コレクタに接続されたツェナー
ダイオードと抵抗を介して接地するととらに前記コレク
タと前記ツェナーダイオードのカソードとの接続点を第
１の出力端子に接続し、前記ツェナーダイオードのアノ
ードと前記抵抗との接続点を第２の出力端子に接続した
ものである。
転増幅器を構成する第１の極性の第１のトランジスタの
ベースを入力端子に接続し、かつ、エミッタを抵抗を介
して接地するとともにコレクタをダイオードと抵抗を介
して電源に接続し、前記第１のトランジスタのコレクタ
にベースが接続された第２の極性の第２のトランジスタ
のエミッタを抵抗を介して前記電源に接続し、かつ、コ
レクタをカソードが前記コレクタに接続されたツェナー
ダイオードと抵抗を介して接地するととらに前記コレク
タと前記ツェナーダイオードのカソードとの接続点を第
１の出力端子に接続し、前記ツェナーダイオードのアノ
ードと前記抵抗との接続点を第２の出力端子に接続した
ものである。
作用
上記構成により、ダイオードと第２のトランジスタのベ
ース、エミッタ間のダイオード特性によって温度補償を
行うとともに、ダイオードに接続される抵抗と第２のト
ランジスタのエミッタに接続される抵抗の抵抗値を等し
く設定して第１のトランジスタと第２のトランジスタに
流れる電流を等しくすると、第１のトランジスタのエミ
ッタに接続した抵抗と第２のトランジスタのコレクタに
ツェナーダイオードを介して接続した抵抗との抵抗値の
比率により利得が決まり、ツェナーダイオードの両端に
それぞれ接続された第１および第２の出力端子にはツェ
ナー電位だけ差のある利得制御電位が得られ、従来のよ
うに演算増幅器による入力電圧Ｏｖ付近における出力電
圧の電位不連続点の発生もなく、入力電圧がＯ■のとき
には第１および第２の出力端子からの出力電圧らＯ■と
なり、入力／出力特性は良好となる。
ース、エミッタ間のダイオード特性によって温度補償を
行うとともに、ダイオードに接続される抵抗と第２のト
ランジスタのエミッタに接続される抵抗の抵抗値を等し
く設定して第１のトランジスタと第２のトランジスタに
流れる電流を等しくすると、第１のトランジスタのエミ
ッタに接続した抵抗と第２のトランジスタのコレクタに
ツェナーダイオードを介して接続した抵抗との抵抗値の
比率により利得が決まり、ツェナーダイオードの両端に
それぞれ接続された第１および第２の出力端子にはツェ
ナー電位だけ差のある利得制御電位が得られ、従来のよ
うに演算増幅器による入力電圧Ｏｖ付近における出力電
圧の電位不連続点の発生もなく、入力電圧がＯ■のとき
には第１および第２の出力端子からの出力電圧らＯ■と
なり、入力／出力特性は良好となる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例を示す利得制御装置の回路図
である。第１図において、反転増幅器を構成するＮＰＮ
）−ランジスタ２１のベースを入力端子２２に接続し、
かつエミッタを抵抗２３を介して接地するとともにコレ
クタをダイオード２４と抵抗２５を介して電ａ Ｖ ｃ
ｃに接続する。また、ＰＮＰ）ランジスタ２６のベー
スをＮＰＮトランジスタ２１のコレクタに接続し、かつ
エミッタを抵抗２７を介して電源ＶＣ（に接続するとと
もにコレクタをツェナーダイオード２８と抵抗２９を介
して接地する。また、ＰＮＰトランジスタ２６のコレク
タとツェナーダイオード２８のカソードの接続点を第１
の出力端子３０に接続し、ツェナーダイオード２８のア
ノードと抵抗２９の接続点を第２の出力端子３１に接続
する。
である。第１図において、反転増幅器を構成するＮＰＮ
）−ランジスタ２１のベースを入力端子２２に接続し、
かつエミッタを抵抗２３を介して接地するとともにコレ
クタをダイオード２４と抵抗２５を介して電ａ Ｖ ｃ
ｃに接続する。また、ＰＮＰ）ランジスタ２６のベー
スをＮＰＮトランジスタ２１のコレクタに接続し、かつ
エミッタを抵抗２７を介して電源ＶＣ（に接続するとと
もにコレクタをツェナーダイオード２８と抵抗２９を介
して接地する。また、ＰＮＰトランジスタ２６のコレク
タとツェナーダイオード２８のカソードの接続点を第１
の出力端子３０に接続し、ツェナーダイオード２８のア
ノードと抵抗２９の接続点を第２の出力端子３１に接続
する。
上記構成により、以下、その動作を説明する。
入力信号が入力端子２２に入力され、ＮＰＮトランジス
タ２１と抵抗２３．２５とダイオード２４により反転増
幅し、さらに、これをＰＮＰトランジスタ２６と抵抗２
７．２９とツェナーダイオード２８により反転増幅して
第１および第２の出力端子３０．３１より、出力信号が
出力される。このとき、ダイオード２４とＰＮＰトラン
ジスタ２６のベース、エミッタ間のダイオード特性によ
り温度補償が行われ、ダイオード２４に接続される抵抗
２５と抵抗２７の抵抗値を等しく設定してＮＰＮトラン
ジスタ２１とＰＮＰトランジスタ２６に流れる電流を等
しくすることにより、ＮＰＮトランジスタ２１のエミッ
タに接続した抵抗２３とＰＮＰトランジスタ２６のコレ
クタにツェナーダイオード２８を介して接続した抵抗２
９との抵抗値の比率により利得が決まる。また、ツェナ
ーダイオード２８が挿入されたことにより、第１および
第２の出力端子３０．３１にツェナー電位だけの差のあ
る利得制御電位が得られ、ツェナーダイオード２８のツ
ェナー電位として６Ｖ近辺のものを使用すれば、ツェナ
ーダイオードは温度特性を持たないため、温度的にも安
定になる。しかも、ＮＰＮトランジスタ２１とツェナー
ダイオード２８を流れる電流は等しいため、入力電圧が
０■のときには第１および第２の出力端子３０．３１か
らの出力電圧もｏ■になり、従来のような演算増幅器に
よる入力電圧０■付近における電位不連続点の発生はな
い。
タ２１と抵抗２３．２５とダイオード２４により反転増
幅し、さらに、これをＰＮＰトランジスタ２６と抵抗２
７．２９とツェナーダイオード２８により反転増幅して
第１および第２の出力端子３０．３１より、出力信号が
出力される。このとき、ダイオード２４とＰＮＰトラン
ジスタ２６のベース、エミッタ間のダイオード特性によ
り温度補償が行われ、ダイオード２４に接続される抵抗
２５と抵抗２７の抵抗値を等しく設定してＮＰＮトラン
ジスタ２１とＰＮＰトランジスタ２６に流れる電流を等
しくすることにより、ＮＰＮトランジスタ２１のエミッ
タに接続した抵抗２３とＰＮＰトランジスタ２６のコレ
クタにツェナーダイオード２８を介して接続した抵抗２
９との抵抗値の比率により利得が決まる。また、ツェナ
ーダイオード２８が挿入されたことにより、第１および
第２の出力端子３０．３１にツェナー電位だけの差のあ
る利得制御電位が得られ、ツェナーダイオード２８のツ
ェナー電位として６Ｖ近辺のものを使用すれば、ツェナ
ーダイオードは温度特性を持たないため、温度的にも安
定になる。しかも、ＮＰＮトランジスタ２１とツェナー
ダイオード２８を流れる電流は等しいため、入力電圧が
０■のときには第１および第２の出力端子３０．３１か
らの出力電圧もｏ■になり、従来のような演算増幅器に
よる入力電圧０■付近における電位不連続点の発生はな
い。
なお、上記実施例では第１のトランジスタ２１をＮＰＮ
形とし、第２のトランジスタ２６をＰＮＰ形としたが、
それぞれ逆の極性にしてもよい。その場合には、ダイオ
ード２４やツェナーダイオード２８の極性、電源ＶＣＣ
の極性も逆にする。
形とし、第２のトランジスタ２６をＰＮＰ形としたが、
それぞれ逆の極性にしてもよい。その場合には、ダイオ
ード２４やツェナーダイオード２８の極性、電源ＶＣＣ
の極性も逆にする。
発明の効果
以上のように本発明によれば、入力信号を第１のトラン
ジスタを用いたエミッタ接地の反転増幅器を通し、その
コレクタをダイオードと抵抗を介してＳ Ｒと接続する
とともに第２のトランジスタのベースに接続し、この第
２のトランジスタのエミッタを抵抗を介して電源と接続
するとともにコレクタをツェナーダイオードと抵抗を介
して接地し、かつこのツェナーダイオードの両端を第１
および第２の出力端子に接続したことにより、従来のよ
うに入力電圧ＯＶ付近における出力電圧の電位不連続点
の発生はなく、入力電圧が０■のときには第１および第
２の出力端子からの出力電圧も０Ｖとなり、入力／出力
特性を良好にすることができる。
ジスタを用いたエミッタ接地の反転増幅器を通し、その
コレクタをダイオードと抵抗を介してＳ Ｒと接続する
とともに第２のトランジスタのベースに接続し、この第
２のトランジスタのエミッタを抵抗を介して電源と接続
するとともにコレクタをツェナーダイオードと抵抗を介
して接地し、かつこのツェナーダイオードの両端を第１
および第２の出力端子に接続したことにより、従来のよ
うに入力電圧ＯＶ付近における出力電圧の電位不連続点
の発生はなく、入力電圧が０■のときには第１および第
２の出力端子からの出力電圧も０Ｖとなり、入力／出力
特性を良好にすることができる。
第１図は本発明の一実施例を示す利得制御装置の回路図
、第２図は従来の利得制御装置の一例を示す回路図、第
３図は従来の利得制御装置の入力／出力特性を示す図で
ある。 ２１・・・ＮＰＮトランジスタ、２２・・・入力端子、
２３゜２５、２７．２９．・・・抵抗、２４・・・ダイ
オード、２６・・・ＰＮＰトランジスタ、２８・・・ツ
ェナーダイオード、３ｏ・・・第１の出力端子、３１・
・・第２の出力端子、■ｃｃ・・・電源。 代理人 森 本 義 弘 第 ！ 図 ？！−・・〜ＰＮトラ〉リスク ２２・−入７７ｔｆｎ子 ｊｅＳイん 一グイオード ｐＮＰ トランジスタ ・ツェナークーイオーＵ゛ ’ｇｉｎ虫力鳴子 ｇ２の出力ｃ／ｎ子 ＠ ｊ＃。
、第２図は従来の利得制御装置の一例を示す回路図、第
３図は従来の利得制御装置の入力／出力特性を示す図で
ある。 ２１・・・ＮＰＮトランジスタ、２２・・・入力端子、
２３゜２５、２７．２９．・・・抵抗、２４・・・ダイ
オード、２６・・・ＰＮＰトランジスタ、２８・・・ツ
ェナーダイオード、３ｏ・・・第１の出力端子、３１・
・・第２の出力端子、■ｃｃ・・・電源。 代理人 森 本 義 弘 第 ！ 図 ？！−・・〜ＰＮトラ〉リスク ２２・−入７７ｔｆｎ子 ｊｅＳイん 一グイオード ｐＮＰ トランジスタ ・ツェナークーイオーＵ゛ ’ｇｉｎ虫力鳴子 ｇ２の出力ｃ／ｎ子 ＠ ｊ＃。
Claims (1)
- １、反転増幅器を構成する第１の極性の第１のトランジ
スタのベースを入力端子に接続し、かつ、エミッタを抵
抗を介して接地するとともにコレクタをダイオードと抵
抗を介して電源に接続し、前記第１のトランジスタのコ
レクタにベースが接続された第２の極性の第２のトラン
ジスタのエミッタを抵抗を介して前記電源に接続し、か
つ、コレクタをカソードが前記コレクタに接続されたツ
ェナーダイオードと抵抗を介して接地するとともに前記
コレクタと前記ツェナーダイオードのカソードとの接続
点を第１の出力端子に接続し、前記ツェナーダイオード
のアノードと前記抵抗との接続点を第２の出力端子に接
続した利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276455A JPH02122711A (ja) | 1988-10-31 | 1988-10-31 | 利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276455A JPH02122711A (ja) | 1988-10-31 | 1988-10-31 | 利得制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122711A true JPH02122711A (ja) | 1990-05-10 |
Family
ID=17569678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276455A Pending JPH02122711A (ja) | 1988-10-31 | 1988-10-31 | 利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122711A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137904A (ja) * | 1985-12-12 | 1987-06-20 | Matsushita Electric Ind Co Ltd | 出力回路 |
-
1988
- 1988-10-31 JP JP63276455A patent/JPH02122711A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137904A (ja) * | 1985-12-12 | 1987-06-20 | Matsushita Electric Ind Co Ltd | 出力回路 |
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