JPH0444971B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、アドレス変換回路に関し、特に異な
るアドレスビツト数を持つ機種間のアドレスエミ
ユレーシヨンを行うためのアドレス変換回路に関
するものである。

〔発明の背景〕

新しい計算機が開発されて旧機種と入れ換えら
れる際に、旧機種で開発され、使用されてきたプ
ログラムを受け継ぐため、エミユレーシヨンのマ
シンが用いられる。エミユレーシヨンは、マイク
ロプログラム等のハードウエアを全面的に使用し
たものから、ハードウエアとソフトウエアの組合
せによるものまで種々の方法がある。ハードウエ
アを用いてエミユレーシヨンを行う場合、新しい
マシンつまりホスト計算機本来の動作を行うネイ
テイブモードと、旧機種のマシンつまりターゲツ
ト計算機の動作を行うエミユレーシヨンモードと
を、切換えなければならない。例えば、旧機種の
マシンが16ビツトのアドレスを用い、新機種のマ
シンが24ビツトのアドレスを用いる場合、16ビツ
トワードアドレスを24ビツトバイトアドレスに変
換する必要があり、どちらか一方に使用するとき
には、アドレス変換回路を切換えて使用する。第
３図ａに示すように、24ビツトのアドレス空間
は、０〜2²⁴番地存在し、16ビツトのアドレス空
間を24ビツトアドレス空間の一部として含まれる
ため、エミユレーシヨンモードは斜線の範囲に限
定される。エミユレーシヨンモードのプログラム
カウンタ（PCEM）により、このエミユレーシ
ヨンモードの範囲を指定する場合、使用されるア
ドレスビツト数は、24ビツトアドレス空間の一部
であるため、16ビツトではなく24ビツトのアドレ
スが必要である。

従来、特開昭57−161941号公報記載のアドレス
変換方法においては、第３図ｂに示すように、プ
ログラムカウンタ（PCEM，PCN）を複数個設
け、ポインタまたはモードビツトにより切替え
て、アドレスを変換している。すなわち、24ビツ
トのプログラムカウンタをエミユレーシヨン用
（PCEM）とネイテイブ用（PCNT）の２個設置
し、かつモード切替え用フリツプフロツプの出力
がエミユレーシヨンモードEMOD）のとき、
PCEMのカウンタの内容をアドレスバスに出力
させ、またフリツプフロツプの出力がネイテイブ
モードのとき、PCNTのカウンタの内容をアド
レスバスに出力させる。

また、特開昭57−105043号公報記載のアドレス
変換方法では、第３図ｃに示すように、アドレス
拡張ビツトについて、個別のハードウエアレジス
タを有し、アドレス変換時には、張ビツトと下位
ビツトを連結することにより、アドレスを変換し
ている。すなわち、ネイテイブモード用のプログ
ラムカウンタ24ビツトを上位８ビツト分と下位16
ビツト分に分割し、下位ビツトの内容をエミユレ
ーシヨンモード時にも共用させる。エミユレーシ
ヨンモード時には、拡張ビツト分の８ビツトのレ
ジスタに値を設定し、ここにエミユレーシヨンア
ドレス空間を16ビツトごとに分割したときのどの
部分かを指定する。

第４図は、第３図ｃのアドレス制御部をさらに
詳細に示した構成図である。第４図において、１
がエミユレーシヨンモードの拡張ビツトをセツト
するベースアドレスレジスタ、２は上位ビツトと
下位ビツトに分割されたネイテイブモードのプロ
グラムアドレスレジスタ、３は上位と下位に分割
されたオペランドアドレスレジスタ、４は次のア
ドレスを指定するため、前のアドレスに対してイ
ンクリメントするアダー、８はレジスタ１，２，
３の出力の１つを選択する選択回路、ｃ，ｄは上
位と下位のアドレスバスである。なお、第４図の
ベースレジスタは、アドレス部の更新によつて上
位アドレスに対して下位アドレスでキヤリーが発
生した場合に、第３図ａに示したエミユレーシヨ
ン対象ページを外れてしまい、エミユレーシヨン
ができなくなつてしまうので、それと防止するた
めに必要なものである。先ず、ネイテイブモード
のときには、プログラムアドレスレジスタ２の値
をアダー４により＋１して下位ビツトを下位アド
レスバスｄに出力するとともに、上位ビツトを選
択回路８により選択して、上位アドレスバスｃに
出力する。次に、主メモリからオペランドを読み
出すため、オペランドアドレスレジスタ３に値を
セツトし、下位ビツトをアドレスバスｄに出力す
るとともに、上位ビツトを選択回路８で選択し
て、アドレスバスｃに出力する。また、エミユレ
ーシヨンモードのときには、プログラムアドレス
レジスタ２に下位ビツトのみをセツトし、これを
アダー４により＋１した後、アドレスバスｄに出
力するとともに、拡張ビツトをベースアドレスレ
ジスタ１にセツトし、これを選択回路８で選択し
てアドレスバスｃに出力する。オペランドアドレ
スの場合には、前と同じである。このように、演
算結果のベースアドレス部分を選択回路８により
切替えることにより、アドレス変換を実行してい
る。このように、従来のアドレス変換回路では、
いずれも、専用のハードウエアレジスタを必要と
しており、その分だけコスト高、装置の大型化を
招く。

〔発明の目的〕

本発明の目的は、このような従来の問題を改善
し、変換用アドレスビツトを格納するための専用
ハードウエアレジスタを設けることなく、エミユ
レーシヨンモードへのアドレス変換することがで
きるアドレス変換回路を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明のアドレス変
換回路は、命令語アドレスを示すプログラムカウ
ンタと、該プログラムカウンタにより、読み出さ
れた命令語を実行するために必要となるオペラン
ドのアドレスを示すオペランドアドレスレジスタ
とを備えた主メモリアドレス制御回路において、
各々ベース部分と変位部分の２つのフイールドに
分割されたプログラムカウンタおよびオベランド
アドレスレジスタを有し、エミユレーシヨンモー
ドでは上記プログラムカウンタの変位部分出力と
オペランドアドレスレジスタのベース部分出力と
を連結し、命令語アドレスとして主メモリをアク
セスし、またオペランドアドレスとしてオペラン
ドアドレスレジスタの変位部分のみ更新すること
に特徴がある。

〔発明の実施例〕

以下、本発明の実施例を、図面により詳細に説
明する。第２図は、本発明に動作原理を説明する
ための図である。プログラム記憶方式の計算機で
は、記憶装置に格納されているプログラムの命令
を１つずつ取り出して、それを解読し、各命令の
操作を実行することを繰り返して、プログラムの
指示する処理を進めていく。すなわち、１つずつ
の命令についてみると、第２図に示すように、命
令を読み出した後（ステツプ10）、この命令がオ
ペランドを必要とするか否かを判定し、（ステツ
プ11）、もしオペランドを必要とする命令であれ
ば、オペランドを記憶装置から読み出し（ステツ
プ12）、命令の操作部（OP部）を解読して、各命
令に分岐し（ステツプ13）、各命令の操作を実行
する（ステツプ14〜16）。命令操作の実行が終れ
ば、ステツプ10に戻り、次の命令の読み出しに終
る。このような順序で計算機の処理が進行するの
であるが、従来のアドレス変換回路では、第４図
に示すように、アドレスをベース部と変位部に分
け、アドレス変換時には、ベース部の内容の入替
えを行うことにより、行つていた。しかし、第２
図の命令読み出しを行う際のアドレスは、第４図
のプログラムアドレスレジスタ２に下位ビツトと
ベースアドレスレジスタ１の値をセツトするのみ
で、オペランドアドレスレジスタ３は使用してい
ない。そして、第２図において、オペランドが必
要であると判断された場合に、オペランドの読み
出しのため、オペランドアドレスレジスタ３にア
ドレス値がセツトされる。本発明においては、余
分のハードウエアを削減するため、命令読み出し
時に使用しないハードウエアを利用して、第４図
におけるベースアドレスレジスタ１をオペランド
アドレスレジスタ３で兼用させることができる点
に着目した。また、ベースアドレスレジスタ１が
除去され、かつ命令読み出し動作とオペランド読
み出し動作が異なる時刻に行われるならば、第４
図の選択回路８も不要になる点に着目した。すな
わち、本発明では、アドレスレジスタ自身を、ベ
ース部と変位部とに分け、アドレス変換モード中
の更新を、変位部のみ行う方法を用いて、ベース
部はオペランドアドレスレジスタのベース部分に
セツトする。

第１図は、本発明の一実施例を示すアドレス変
換回路のブロツク図である。第１図においては、
第４図と比較すれば明らかなように、第４図のベ
ースアドレスレジスタ１と選択回路８を除去する
とともに、ネイテイブモードとエミユレーシヨン
モードの切替えをフリツプフロツプの出力ｊによ
り行い、また演算器７の出力とオペランドアドレ
スレジスタ６の出力を直接アドレスバスに接続す
る点が異なつている。

第１図において、５はプログラムカウンタ、６
はオペランドアドレスレジスタ、７はプログラム
カウンタのインクリメントまたはデクリメント用
演算器、ｊはモード切替え用の動作モード信号、
ｅは命令またはオペランドのベースアドレス入力
信号、ｆは命令またはオペランドの変位アドレス
入力信号、ｇはアドレスバスの上位ビツトライ
ン、ｈはアドレスバスの下位ビツトラインであ
る。先ず、ネイテイブモード時には、動作モード
信号ｊは“０”であるため、オペランドアドレス
レジスタ６へのセツト、および演算器７の出力は
禁止されず、従つて、オペランドのベースアドレ
スはセツトされ、また演算器７のベースアドレス
部分もアドレスバスｇに接続され、自由に出力さ
れる。この場合には、命令読み出しのために、プ
ログラムカウンタ５にベースアドレス入力信号
ｅ、および変位アドレス入力信号ｆを格納し、演
算器７に接続する。演算結果のアドレスはすべて
出力され、ベース部はベースアドレスバスｇに、
変位部は変位アドレスバスｈに、それぞれ接続さ
れて、主メモリに送出される。次に、ネイテイブ
モード時のオペランド読み出しの際にも、動作モ
ード信号ｊは“０”であるため、ベースアドレス
と変位アドレスオペランドアドレスレジスタ６に
セツトされた後、直接ベースアドレスバスｇと変
位アドレスバスｈに出力され、主メモリに送出さ
れる。

次に、アドレス変換動作モード時、つまりエミ
ユレーシヨンモード時には、動作モード信号ｊが
“１”であるため、オペランドアドレスレジスタ
６へのベースアドレスのセツトが禁止されるとと
もに、演算器７からのベースアドレスの出力が禁
止される。すなわち、エミユレーシヨンモードで
は、両アドレスレジスタ５，６ともに、ベースア
ドレスは固定で、変位アドレスのみ更新させるの
である。従つて、エミユレーシヨンモード中に
は、命令アドレスおよびオペランドアドレスとも
に、変位アドレス部の出力信号のみが変位アドレ
スバスｈに接続され、オペランドアドレスレジス
タ６のベースアドレスのみが、ベースアドレスバ
スｇに接続される。先ず、命令読み出し時には、
ネイテイブマシンのアドレス空間における変位ア
ドレスごとに分割された複数個の領域のうち、選
択するエミユレーシヨンマシンのアドレス空間領
域を指示する値、つまり従来、ベースアドレスレ
ジスタにセツトされていた先頭値を、オペランド
アドレスレジスタ６のベースアドレス部にベース
アドレス入力信号ｊによりセツトする。そして、
エミユレーシヨンモード中は、動作モード信号ｊ
によりその部分への格納を抑止する。また、変位
アドレスｆのみをプログラムカウンタ５にセツト
し、演算器７に接続する。そして、演算器７によ
る演算結果は、変位アドレスのみが変位アドレス
バスｈに接続され、ベースアドレスの出力は動作
モード信号ｊによりバスｇへの出力を禁止する。
そして、ベースアドレスとして、オペランドアド
レスレジスタ６からベースアドレスがバスｇに出
力される。

次に、オペランドの読み出しの際には、オペラ
ンドアドレスレジスタ６の変位アドレス部に、変
位アドレス入力信号ｆがセツトされ、ベース部に
は、エミユレーシヨンマシンのアドレス空間の先
頭がセツトされ、変位アドレスとベースアドレス
とが変位アドレスバスｈとベースアドレスバスｇ
に出力されて、主メモリに送出され、アクセスア
ドレスとして使用される。

このようにして、アドレス変換モード中の命令
フエツチ動作およびオペランドフエツチ動作に伴
う主メモリへのアクセス範囲は、オペランドアド
レスレジスタ６のベース部で示されるアドレスを
先頭として、変位部のビツトで示される範囲内に
規定される。

このように、本実施例においては、従来必要と
されていたベースアドレスレジスタ１および選択
回路８を削減することができ、しかも同一のアド
レス変換機能を実現できる。

〔発明の効果〕

以上説明したように、本発明によれば、アドレ
スの変位部のみ更新動作が行われ、オペランドフ
エツチおよび命令フエツチの動作は、アドレスの
変位部のビツトにより示される主メモリの領域内
に規定されるので、アドレス更新後の変換動作が
不要となり、かつアドレス変換用ハードウエアの
削減、およびアドレス更新後の編集回路の動作時
間の削減が可能となつて、処理装置の性能が向上
する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すアドレス変換
回路のブロツク図、第２図は本発明の原理を示す
フローチヤート、第３図は従来のアドレス変換動
作の説明図、第４図は従来のアドレス変換回路の
一例を示すブロツク図である。 １：ベースアドレスレジスタ、２，５：プログ
ラムカウンタ、３，６：オペランドアドレスレジ
スタ、４，７：演算器、８：選択回路、ｃ，ｇ：
ベースアドレスバス、ｄ，ｈ：変位アドレスバ
ス。

Claims (1)

【特許請求の範囲】
1. １ 命令語アドレスを示すプログラムカウンタ
   と、該プログラムカウンタにより読み出された命
   令語を実行するために必要となるオペランドのア
   ドレスを示すオペランドアドレスレジスタとを備
   えた主メモリアドレス制御回路において、各々ベ
   ース部分と変位部分の２つのフイールドに分割さ
   れたプログラムカウンタおよびオペランドアドレ
   スレジスタを有し、エミユレーシヨンモードでは
   上記プログラムカウンタの変位部分出力とオペラ
   ンドアドレスレジスタのベース部分出力とを連結
   し、命令語アドレスとして主メモリをアクセス
   し、またオペランドアドレスとしてオペランドア
   ドレスレジスタの変位部分のみ更新することを特
   徴とするアドレス変換回路。