JPH0212544A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 文直欠ヱ 本発明は情報処理装置に関し、特にベースアドレス、イ
ンデクス値、変位によってオペランドの論理アドレスを
決定する仮想記憶方式を用いた情報処理装置に関する。

良氷用韮 従来のかかる情報処理装置におけるオペランド取出し過
程を第２図のブロック図を用いて説明する。先ず、命令
実行の第１サイクルにおいて、命令で指定されるベース
レジスタ番号１０１、インデクスレジスタ番号１０２を
夫々ベースレジスタ２、インデクスレジスタ３に与え、
３２ビツトのベースアト１／ス１０４と、３２ピントの
インデクス［１０５を得る。３人力加３！器１はベース
アドレス１０４と、インデクス値１０５と、命令で指定
される１２ピッ１−の変位１０３とを入力とし、出力で
ある３２ビツトの実効アドレス１０６を論理アドレスレ
ジスタ４へ導出する。

同時に、ベースレジスタ番号１０１と、インデクスレジ
スタ番号１０２とを結合した値をアドレスとして、２つ
のフィールドからなる第二のアドレス変換バッファ８を
アクセスする。ここで、同一のベースアドレス、インデ
クス値を用いても、変位の大小によって実効アドレスの
上位２０ピツＩ・の鎮が異なる。そのため、夫々に対応
する物理ページアドレスが第二のアドレス変換バッファ
８の各フィールドに格納さているものとする。

第二の；π択回路９は３人力加算器１の下位１２ヒツト
からのキャリイ２０３が無い場合は、第二のアドレス変
換バンファ８の第一のフィールド出力２０１を、有る場
合は第二のアドレス変換バッファ８の第二フィールド出
力２０２を夫々選択する。

続いて第二サイクルで、論理アドレスレジスタ４１の上
位２０ピント１０７を第一のｒド１／ス変換バッファ５
にり、えて、第一の物理ページアドレス１０９を出力さ
せる。

第一の選択回路１０は第三の選択回路９の出力である有
効ビット２０４が有効の場合には選択回路９の出力であ
る第二の物理ページアドレス２０５を、無効の場合は第
一のアト１／ス変換バッファ５グ〕；」１力である第一
の物理ページアドレス１０９を人々選択する。第二の選
択回路１１は有効ビット２０４か有効の場合は実効アド
レスのトー位１２ビット１０６を、無効の場合は論理ア
ドレスレジスタ４の下位１２ビツト１０８を夫々選択す
る。そして、第一の選択回路１０の出力２０６と第二の
選択回路１１の出力２０７とを結合した値が物理アドレ
スレジスタ６の入力として与えられる。

アドレス変換制御回路１２は有効ビット２０４が有効の
場合は命令実行の第一サイクルで物理アドレスレジスタ
６に入力イネーブル信号２０８を与えて、第一の！！沢
回路１０の出力２０６と第二の選択回路１１の出力２０
７とを結合した値、即ち第二の物理ページアドレス２０
５と実効アドレスの下位１２ピッｌ−１０６とを結合し
た値を物理アドレスレジスタ６に取込ませる。そして、
次の第二サイクルで、緩衝記憶回路７にデータ読出し要
求２０９を与える。従って、オペランドデータがｇ衝記
憶上に存在すれば直ちに、存在しなれければ主記憶装置
（図示せず）から取出したのちに、緩衝記憶回路７の出
力としてオペランドデータ１１１が取出される。

有効と・ント２０４が無効な場合は、命令実行の第二サ
イクルで、物理アドレスレジスタ６に入力イネーブル信
号２０８を与えて、第一のｉ！！沢回路１０の出力２０
６と第二の選択回路１１の出力２０７とを結合ｊ−だ値
、即ち第一の物理ページアドレス１０９と論理アドレス
レジスタ４の下位１２ビｙｌ１０８とを結合した１ａを
物理ア１ζレスレジスタ６に取込ませる。同時に、第二
のアドレス変換バッファ８の、キャリイ２０３が無い場
合は、第一のフィールドのベースレジスタ番号１０１と
、有る場合は、第二のフィールドのベースレジスタ番号
１０１とインデクスレジスタ番号１０２とを結合した値
で定まるアドレスに、第一の物理ページアドレス１０９
と打効状態を示ず（１αを格納するために、第二のアド
レス変換バンファ８に第二アドレス変換バンファ史新指
示２１２を与える。これにより、第二のアドレス変換バ
ッファ８には、常に第一のアドレス変換バンファ５に格
納されている物理ページアドレスのうち直前までに読出
されたページアドレスが（各納されていることになる。

そして第三サイクルて゛、緩衝記憶回路７にデータ読出
し要求２０９を与Ａる従って、オペランドデータが＃ｙ
１．８！ｉ記憶上に存在すれば直ちに、存在しなければ
主記憶装置から取出したのちに、Ｗ衝記憶回路７の出力
としてオペランドデータ１１１が取出されることになる
。

無効化制御回路１３はマイクロ命令デコード信号２１０
によりベースレジスタ２またはインデクスレジスタ３が
書換えられたことを知ると、第二のアドレス変換バッフ
ァ８の書換えられたベースレジスタまたはインデクスレ
ジスタの番号に対応するアドレスへ有効ビット無効化指
示２１１を出し、誤ったアドレス変換が行われるのを抑
止する。

またマイクロ命令デコード信号２１０によりページテー
ブル書換えが行われたことを知ると、第２のアドレス変
換バッファ８の全てのアドレスに対して有効ビット無効
化指示２１１を出力するようになっている。

通常のプログラムにおいて、連続するデータをアクセス
するような場合、インデクスレジスタの値を１つずつ増
加させて同じルーチンを複数回使用することが頻繁に行
われる。この様な場合、上述した第２図の情報処理装！
では、マイクロ命令デ二ｌ−ド信号によりベースレジス
タまたはインデクスレジスタが書換えられたことが検知
されると、第２のアドレス変換バッファの書換えられた
ベースレジスタまたはインデクスレジスタの番号に対応
するアドレスに対して、有効ビット無効化指示を無条件
に出力するようになっている。従って、第２のアドレス
変換バッファへの的中率が低下し、よって実行効率が低
くなるという欠点がある。

１肌立亘追 本発明の目的は、ベースレジスタやインデクスレジスタ
の内容が書換えちれても、できるだけ第２のアドレス変
換バッファの的中率を低下せしめないようにして、実行
効率を良好に維持し得る情報処理装置を提供することで
ある。

１肌立璽虞 本発明によれば、命令により指定されるベースレジスタ
番号とインデクスレジスタ番号とにより大々決定される
ベースアドレスとインデクス値と、更には変位とを加算
して論理アドレスを生成する手段と、前記論理アドレス
に対応する物理アドレスが格納された第１のアドレス変
換バッファとを含み、このアドレス変換バッファから出
力された物理アドレスにより緩衝記憶回路をアクセスす
るようにした情報処理装置であって、前記ベースレジス
タ番号と前記インデクスレジスタ番号との結合値をアド
レスとし、このアドレスに対応した物理アドレスを格納
自在とされかつこの格納ｅｌｆ”Ｊｔアドレスが有効か
否かを示す有効ビットをも格納自在な第２のアドレス変
換バッファと、命令によって前記ベースレジスタ番号及
びインデクスレジスタ番号が入力されたとき、これら番
号の結合値によ’）　ｍｌ記第２のアドレス変換バッフ
ァがアクセスされて得られた前記有効ビットが無効を示
すとき、前記第１のアドレス変換バッフＴから出力され
た′１！Ｊ埋アドレスを前記第２のアドレス変換バッフ
ァの対応アドレスへ格納すると共に対応有効ビットを有
効とし、前記有効ビットが有効を示すときには前記第２
のアドレス変換バッファのアクセス出力を用いて前記Ｎ
ＩＷ１記憶回路をアクセスする手段と、ベースレジスタ
及びインデクスレジスタの少くとも一方の書換え指令に
応答して、書換え指令のあったレジスタの書換え前後の
内容を比較し不一致の場合に前記第２のアドレス変換バ
ッファの対応有効ビットを無効化する手段とを含むこと
を′Ｆ！を徴とする情報処理装置が得られる。

火星あ 以１ζに、本発明の実施例を図面を参照して詳細に説明
する。

第１図は本発明の実施例のブロック図であり、第２図と
同等部分は同一符号により示している。

第２図と異なる部分についてのみ述べると、無効化制御
回路１３はマイクロ命令デコード信号２１０によってベ
ースレジスタ２′！、たはインデクスレジスタ３の書換
えタイミングを知ると、書＋ｆｉえアドレス２１２にお
けるベースレジスタ２の書換え前の値２１６の上位部分
と書込みデータ２１４の１位部分とを比較し、また書換
えアドレス２１３におけるインデクスレジスタ３の書換
え前の値２１７の上位部分と書込みデータ２１５の上位
部分とを比較する。

この比較結果が一致を示す場合には、第２のアドレス変
換バッファ８の書換えられたベースレジスタまたはイン
デクスレジスタの８号に対応するアドレスへ、有効ピッ
１へ無効化指示２１１を送出する。これにより、誤った
アドレス変換が行われるのが防上されることになる。

また、マイクロ命令デコード信号２１０によってページ
テーブル書換えが行われたことが検出されると、第２の
アドレス変換バンファ８の全てのアドレスに対して有効
ピッｌ−無効化指示２１１を出力することになる。

この様にベースレジスタやインデクスレジスタが書換え
れた場合においてら、それ等を用いて得られる論理アド
レスの上位部分が変らない場合には、第２のアドレス変
換バッファの出力を用いることにより、バッファメモリ
７から高速にデータの続出しが可能となる。よって、実
行効率をより高くすることができるのである。

尚、他の回路の動作については、第２図のブロックのそ
れと同一であり、よって説明は省略する。

１皿立夏」 叙上の々［１く、本発明によれば、ベースレジスタやイ
ンデクスレジスタが書換えられても、それ等を用いて得
られる論理アドレスの上位部分が変らない限り、第２の
アドレス変換バッファの出力をバッファメモリの物理ア
ドレスとして用いるようにしているので、第２のアドレ
ス変換バッファの的中率が良好となり、よって実行効率
の向上が図られるという効宋がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来例
の情報処理装置のブロック図である。 主要部分の符号の説明 １・・・・・・加算器 ２・・・・・・ベースレジスタ ３・・・・・・インデクスレジスタ １１・・・・・・論理アドレスレジスタ５８・・・・・
・アドレス変換バンファ６・・・・・・物理アドレスレ
ジスタ ７・・・・・・バッファメモリ １２・・・・・・制御回路 １３・・・・・・無効化制御回路

Claims (1)

【特許請求の範囲】
1. （１）命令により指定されるベースレジスタ番号とイン
   デクスレジスタ番号とにより夫々決定されるベースアド
   レスとインデクス値と、更には変位とを加算して論理ア
   ドレスを生成する手段と、前記論理アドレスに対応する
   物理アドレスが格納された第１のアドレス変換バッファ
   とを含み、このアドレス変換バッファから出力された物
   理アドレスにより緩衝記憶回路をアクセスするようにし
   た情報処理装置であって、前記ベースレジスタ番号と前
   記インデクスレジスタ番号との結合値をアドレスとし、
   このアドレスに対応した物理アドレスを格納自在とされ
   かつこの格納物理アドレスが有効か否かを示す有効ビッ
   トをも格納自在な第２のアドレス変換バッファと、命令
   によって前記ベースレジスタ番号及びインデクスレジス
   タ番号が入力されたとき、これら番号の結合値により前
   記第２のアドレス変換バッファがアクセスされて得られ
   た前記有効ビットが無効を示すとき、前記第１のアドレ
   ス変換バッファから出力された物理アドレスを前記第２
   のアドレス変換バッファの対応アドレスへ格納すると共
   に対応有効ビットを有効とし、前記有効ビットが有効を
   示すときには前記第２のアドレス変換バッファのアクセ
   ス出力を用いて前記緩衝記憶回路をアクセスする手段と
   、ベースレジスタ及びインデクスレジスタの少くとも一
   方の書換え指令に応答して、書換え指令のあったレジス
   タの書換え前後の内容を比較し不一致の場合に前記第２
   のアドレス変換バッファの対応有効ビットを無効化する
   手段とを含むことを特徴とする情報処理装置。