JPH0553915A - アドレス変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 オペランドを緩衝記憶回路から取出すとき、
物理アドレスにアドレス変換して取出すが、この際のア
ドレス変換を高速化して、オペランド取出しを早くす
る。 【構成】 命令により与えられる各種パラメータ101 〜
103 から論理アドレス106 を生成し、これを第一のアド
レス変換バッファ１５により物理アドレス109 に変換し
て緩衝記憶回路１７をアクセスする。他方、命令により
与えられるパラメータのうちベースレジスタ番号101 に
より索引される第二のアドレス変換バッファ２１を設
け、このバッファ２１の索引出力である物理アドレス21
2 を、第一のアドレス変換バッファ１５の索引出力であ
る物理アドレス109 との一致を比較回路２８で比較し、
一致したら、直ちにこの物理アドレス212 を用いて緩衝
記憶回路１７をアクセスする。

Description

【発明の詳細な説明】

【００００】

【技術分野】本発明はアドレス変換装置に関し、特にベ
ースアドレス，インデクス値，変位によってオペランド
の論理アドレスを決定し、この論理アドレスを物理アド
レスに変換するようにした仮想記憶方式を用いた情報処
理装置におけるアドレス変換装置に関する。

【０００１】

【従来技術】従来の情報処理装置において、緩衝記憶回
路から必要なオペランドを取出す場合、命令により与え
られるベースアドレス，インデクス値，変位によってオ
ペランドの論理アドレスを決定し、この論理アドレスを
アドレス変換バッファにより物理アドレスに変換して、
この物理アドレスによって緩衝記憶回路を索引するよう
になっている。

【０００２】図２はかかるアドレス変換によるオペラン
ド取出し方式を示すブロック図である。図２を参照する
と、先ず命令実行の第一サイクルで、命令で指定される
ベースレジスタ番号101 、インデクスレジスタ番号102
を夫々ベースレジスタ１２，インデクスレジスタ１３に
与え、ベースアドレス104 、インデクス値105 を得る。

【０００３】３入力加算器１１はベースアドレス104 と
インデクス値105 と命令で指定される変位103 とを入力
とし、出力である実効アドレス106 を論理アドレスレジ
スタ１４に入力する。

【０００４】続いて、第二サイクルで、論理アドレスレ
ジスタ１４の上位ビット107 をアドレス変換バッファ１
５に与えて、物理ページアドレス109 を出力させ、論理
アドレスレジスタ１４の下位ビット108 とともに物理ア
ドレスレジスタ１６に入力する。

【０００５】第三サイクルでは、物理アドレスレジスタ
１６の出力110 を緩衝記憶回路１７に与える。オペラン
ドデータが緩衝記憶上に存在すれば直ちに、存在しなけ
れば主記憶装置（図示せず）から取出したのちに、緩衝
記憶回路１７の出力としてオペランドデータ111 が取出
され、演算処理装置（図示せず）に送られる。

【０００６】この様な従来のアドレス変換装置では、た
とえ緩衝記憶回路上に存在するオペランドであっても、
取出しまでに少くとも３サイクルを必要とするので、命
令の実行効率が低いという欠点がある。

【０００７】

【発明の目的】本発明の目的は、従来のオペランド取出
しに比し１サイクルだけより早い命令取出しを可能とし
たアドレス変換装置を提供することである。

【０００８】

【発明の構成】本発明によれば、命令で指定されるベー
スレジスタ番号によってベースレジスタを指定して得ら
れるベースアドレスと、前記命令で指定されるインデク
スレジスタ番号によってインデクスレジスタを指定して
得られるインデクス値と、変位とを加算する加算手段
と、この加算結果を格納する論理アドレスレジスタと、
前記論理アドレスレジスタの上位部分を入力として第１
の物理ページアドレスを出力する第１のアドレス変換バ
ッファと、前記アドレス変換バッファの出力である第１
の物理ページアドレスと前記論理アドレスレジスタの下
位部分とを格納する物理アドレスレジスタとを含み、こ
の物理アドレスレジスタの出力により緩衝記憶手段を索
引するようにしたアドレス変換装置であって、インデク
スレジスタ番号フィールド，物理アドレスフィールドか
らなり前記ベースレジスタ番号により索引される第２の
アドレス変換バッファと、この第２のアドレス変換バッ
ファの索引出力であるインデクスレジスタ番号と前記命
令で指定されるインデクスレジスタ番号とを比較する比
較手段と、この比較結果が一致を示すとき、前記第２の
アドレス変換バッファの索引出力である物理アドレスと
前記加算手段の下位出力とを前記物理アドレスレジスタ
に格納制御する手段とを含むことを特徴とするアドレス
変換装置が得られる。

【０００９】

【実施例】以下、本発明の実施例を図面を参照しつつ説
明する。

【００１０】図１は本発明の実施例のブロック図てあ
り、図２と同等部分は同一符号により示している。

【００１１】第二のアドレス変換バッファ２１は２つの
コンパートメントを有しており、各コンパートメントは
インデクスレジスタ番号フィールド，物理アドレスフィ
ールド及びこれ等フィールドの有効性を示す有効ビット
を含む。そして、このバッファ２１は命令で指定される
ベースレジスタ番号101 をアドレスとして索引される。

【００１２】比較器２２，２３は各コンパートメント対
応に設けられており、対応コンパートメントのヒット，
ミスヒットを判定するものである。すなわち、各コンパ
ートメントのインデクスレジスタ番号フィールドの出力
203 ，206 は、インデクスレジスタ番号102 と夫々比較
器２２，２３にて比較され、ヒット検出がなされる。

【００１３】コンパートメント決定回路２４はヒットし
たコンパートメントなすわち比較器２２，２３のうち一
致検出がなされたコンパートメントを比較結果207 ，20
8 により知り、コンパートメント選択回路２５にこのヒ
ットコンパートメントを通知する（209)。

【００１４】コンパートメント選択回路２５はこの通知
209 を受けてコンパートメントの索引出力である物理ア
ドレスフィールド201 ，205 のうちヒットした方のコン
パートメント出力を選択して出力212 とする。

【００１５】物理アドレス選択回路２６はこの選択され
た物理アドレス212と第一のアドレス変換バッファ１５
の索引出力である物理アドレス109 との一方を選択して
（213 ）、物理アドレスレジスタ１６の上位ビットへ格
納する。

【００１６】ページ内アドレス選択回路２７は論理アド
レスレジスタ１４の下位ビット108と加算器１１の加算
出力106 の下位ビットとの一方を選択して（214 ）物理
アドレスレジスタ１６の下位ビットへ格納する。

【００１７】アドレス比較回路２８は物理アドレスレジ
スタ１６の格納アドレス110 と第一のアドレス変換バッ
ファ１５の索引出力アドレス109 とを比較して比較結果
215をアドレス選択回路２６，２７及びアドレス変換制
御回路３０へ送る。

【００１８】アドレス変換制御回路３０はこの比較結果
215 に応じて、第二のアドレス変換バッファ２１及び緩
衝記憶回路１７を制御する。

【００１９】本実施例によるオペランド取出し過程は、
先ず命令実行の第一サイクルで、命令で指定されるベー
スレジスタ番号101 、インデクスレジスタ番号102 を夫
々ベースレジスタ１２，インデクスレジスタ１３に与
え、３２ビットのベースアドレス104 、３２ビットのイ
ンデクス値105 を得る。

【００２０】３入力加算器１１はベースアドレス104 と
インデクス値105 と命令で指定される１２ビットの変位
103 とを入力とし、出力である３２ビットの実効アドレ
ス106 を論理アドレスレジスタ１４に入力する。

【００２１】同時に、ベースレジスタ番号101 をアドレ
スとして、２つのコンパートメントからなる第二のアド
レス変換バッファ２１をアクセスする。各コンパートメ
ントのインデクスレジスタ番号フィールドの出力203 、
206 は夫々インデクスレジスタ番号102 と比較器２２，
２３で比較され、各比較結果207 、208 はコンパートメ
ント決定回路２４に送られる。

【００２２】コンパートメント決定回路２４は比較結果
207 、208と、各コンパートメントの有効ビット202 、2
05 とから、有効ビットが“有効”を示し、比較結果が
一致しているコンパートメントを選択するように、コン
パートメント選択回路２５へコンパートメント選択指示
209を送る。

【００２３】コンパートメント選択回路２５はコンパー
トメント選択指示209 に従ってコンパートメント＃０，
１の物理アドレスフィールド201 、204 の何れかを選択
し、第二の物理ページアドレス212 として物理アドレス
選択回路２６に送る。

【００２４】命令実行の第一サイクルを示す信号211 に
よって、物理アドレス選択回路２６とページ内アドレス
選択回路２７は、夫々第二の物理ページアドレス212 、
３入力加算器１１の出力106 の下位１２ビットを選択
し、物理アドレスレジスタ１６に与える。

【００２５】続いて、第二サイクルで、論理アドレスレ
ジスタ１４の上位２０ビット107 を、第一のアドレス変
換バッファ１５に与えて、第一の物理ページアドレス10
9 を出力させる。

【００２６】アドレス比較回路２８は、物理アドレスレ
ジスタ１６の出力110 である第二の物理ページアドレス
と、上記第一の物理ページアドレス109 とを比較し、比
較結果215 を物理アドレス選択回路２６、ページ内アド
レス選択回路２７、アドレス変換制御回路３０に与え
る。比較結果215 が一致を示している場合は、物理アド
レス選択回路２６とページ内アドレス選択回路２７は、
夫々第二の物理ページアドレス212 、３入力加算器１１
の出力106 の下位１２ビットを選択したままであり、ま
たアドレス変換制御回路３０は緩衝記憶回路１７にデー
タ読出し要求216を与える。

【００２７】従って、オペランドデータが緩衝記憶上に
存在すれば直ちに、存在しなければ、主記憶装置（図示
せず）から取出したのちに、緩衝記憶回路１７の出力と
してオペランドデータ111 が取出される。

【００２８】比較結果215 が不一致を示している場合
は、物理アドレス選択回路２６とページ内アドレス選択
回路２７は、夫々第一の物理ページアドレス109 、論理
アドレスレジスタ１４の下位１２ビット108 を選択し
し、物理アドレスレジスタ１６に格納させる。

【００２９】また第二のアドレス変換バッファ２１の、
ベースレジスタ番号101 で定まるアドレスの、コンパー
トメント決定回路で指定されたコンパートメントの、イ
ンデクスレジスタ番号フィールド、物理アドレスフィー
ルド、有効ビットに、夫々インデクスレジスタ番号102
、第一の物理ページアドレス109 、有効状態を格納す
るため、アドレス変換制御回路３０は第二のアドレス変
換バッファ２１に第二アドレス変換バッファ更新指示21
7 を与える。

【００３０】そして第三サイクルで、緩衝記憶回路１７
にデータ読出し要求216 を与える。従って、オペランド
データが緩衝記憶上に存在すれば直ちに、存在しなけれ
ば、主記憶装置から取出したのちに、緩衝記憶回路１７
の出力としてオペランドデータ111 が取出される。

【００３１】

【発明の効果】以上説明したように本発明は、命令で指
定されるベースレジスタ番号の値で検索できる第二のア
ドレス変換バッファを設けることにより、第二のアドレ
ス変換バッファにオペランドデータの物理ページアドレ
スが格納されていれば、従来よりも１サイクル早い、命
令実行の第二サイクルでオペランドデータを取出せるた
め、命令の実行効率が平均的に従来よりも高くなるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】従来のアドレス変換装置のブロック図である。

【符号の説明】

１１ 加算器 １２ ベースレジスタ １３ インデクスレジスタ １４ 論理アドレスレジスタ １５ 第一のアドレス変換バッファ １６ 物理アドレスレジスタ １７ 緩衝記憶回路 ２１ 第二のアドレス変換回路 ２２，２３ 比較回路 ２４ コンパートメント決定回路 ２５ コンパートメント選択回路 ２６ アドレス比較回路 ３０ アドレス変換制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 命令で指定されるベースレジスタ番号に
   よってベースレジスタを指定して得られるベースアドレ
   スと、前記命令で指定されるインデクスレジスタ番号に
   よってインデクスレジスタを指定して得られるインデク
   ス値と、変位とを加算する加算手段と、この加算結果を
   格納する論理アドレスレジスタと、前記論理アドレスレ
   ジスタの上位部分を入力として第１の物理ページアドレ
   スを出力する第１のアドレス変換バッファと、前記アド
   レス変換バッファの出力である第１の物理ページアドレ
   スと前記論理アドレスレジスタの下位部分とを格納する
   物理アドレスレジスタとを含み、この物理アドレスレジ
   スタの出力により緩衝記憶手段を索引するようにしたア
   ドレス変換装置であって、インデクスレジスタ番号フィ
   ールド，物理アドレスフィールドからなり前記ベースレ
   ジスタ番号により索引される第２のアドレス変換バッフ
   ァと、この第２のアドレス変換バッファの索引出力であ
   るインデクスレジスタ番号と前記命令で指定されるイン
   デクスレジスタ番号とを比較する比較手段と、この比較
   結果が一致を示すとき、前記第２のアドレス変換バッフ
   ァの索引出力である物理アドレスと前記加算手段の下位
   出力とを前記物理アドレスレジスタに格納制御する手段
   とを含むことを特徴とするアドレス変換装置。