JPH02125624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02125624A JPH02125624A JP27973488A JP27973488A JPH02125624A JP H02125624 A JPH02125624 A JP H02125624A JP 27973488 A JP27973488 A JP 27973488A JP 27973488 A JP27973488 A JP 27973488A JP H02125624 A JPH02125624 A JP H02125624A
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- semiconductor substrate
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- al2o3
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にイオン注入
法におけるマスクの形成方法に関する。
法におけるマスクの形成方法に関する。
従来、半導体装置の製造工程において、不純中のイオン
注入に用いられるマスクの形成には、フォトレジスト膜
のパターンを形成し、そのフォトレジスト膜をマスクと
して使用する方法及び、半導体基板にＡ（膜を形成し、
フォトプロセス法によりこのＡ 、Ｑ膜をパターニング
してマスクとして用いる方法が一般的である。
注入に用いられるマスクの形成には、フォトレジスト膜
のパターンを形成し、そのフォトレジスト膜をマスクと
して使用する方法及び、半導体基板にＡ（膜を形成し、
フォトプロセス法によりこのＡ 、Ｑ膜をパターニング
してマスクとして用いる方法が一般的である。
上述した従来の半導体装置の製造方法において、フォト
レジスト膜をイオン注入のマスクとして使用する場合は
、フォトレジストからのガスの放出により、イオン注入
時の高真空が難しい為、加速電圧やドーズ量に制限があ
ること及び、高ドーズイオン注入後のフォトレジスト膜
の除去が難かしく、残存するフォトレジスト膜による汚
染の危険があるという欠点を有している。又、Ａｆｆｌ
膜をマスクとして使用する場合は、Ａ１の半導体基板表
面段差部での被覆性が悪いことから、段差によっては、
Ａ１％を必要膜厚の２倍以上に厚くする必要があるため
、Ａρパターン形成時の加工が難かしくなること及び、
Ａ１加工時のパターンのサイドエツチング量が大きくな
り、微細パターンの形成ができないため半導体装置の高
集積化ができないという欠点がある。
レジスト膜をイオン注入のマスクとして使用する場合は
、フォトレジストからのガスの放出により、イオン注入
時の高真空が難しい為、加速電圧やドーズ量に制限があ
ること及び、高ドーズイオン注入後のフォトレジスト膜
の除去が難かしく、残存するフォトレジスト膜による汚
染の危険があるという欠点を有している。又、Ａｆｆｌ
膜をマスクとして使用する場合は、Ａ１の半導体基板表
面段差部での被覆性が悪いことから、段差によっては、
Ａ１％を必要膜厚の２倍以上に厚くする必要があるため
、Ａρパターン形成時の加工が難かしくなること及び、
Ａ１加工時のパターンのサイドエツチング量が大きくな
り、微細パターンの形成ができないため半導体装置の高
集積化ができないという欠点がある。
本発明の半導体装置の製造方法は、半導体基板上にＡｊ
’２０３膜とＡρ膜とを順次形成したのちパターニング
し少くともＡ１膜に開口部を形成する工程と、パターニ
ングされた前記Ａｌ１膜またはＡｌ膜とＡ、Ｃ２０，膜
とをマスクとし前記半導体基板に不純物を導入する工程
とを含んで構成される。
’２０３膜とＡρ膜とを順次形成したのちパターニング
し少くともＡ１膜に開口部を形成する工程と、パターニ
ングされた前記Ａｌ１膜またはＡｌ膜とＡ、Ｃ２０，膜
とをマスクとし前記半導体基板に不純物を導入する工程
とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず第１図（ａ）に示すように、Ｐ型半導体基板１上に
シリコン酸化膜２を約５００Ａの膜厚で形成したのち、
Ｎ“型の多結晶シリコン膜１３を形成し所望の形状に加
工する０次いでその表面に、熱酸化法によりシリコン酸
化膜２Ａを５００〜１００ＯＡの膜厚で形成する。
シリコン酸化膜２を約５００Ａの膜厚で形成したのち、
Ｎ“型の多結晶シリコン膜１３を形成し所望の形状に加
工する０次いでその表面に、熱酸化法によりシリコン酸
化膜２Ａを５００〜１００ＯＡの膜厚で形成する。
次に第１図（ｂ）に示すように、Ａで２０３膜４を塗布
法により形成する。すなわち、Ａ、Ｒ粒子をアルコール
を主とする溶液に分散させたのち半導体基板上に滴下し
、約２０００ ｒｐｍで回転して塗布する。次いで３０
０〜４００℃で約６０分間焼きしめを行なうことにより
Ａｌ；Ｉ２Ｏ３膜の膜厚は平坦部で約１０００Ａとなる
。次に全面にＡρ膜５をスパッタ法により約０．５μｍ
の膜厚で形成する。塗布法により形成したＡｌ２Ｏ，膜
４により段差部の形状が改善されている為、Ａ（膜５の
被覆性は良く、６０〜７０％のカバレッジが得られる。
法により形成する。すなわち、Ａ、Ｒ粒子をアルコール
を主とする溶液に分散させたのち半導体基板上に滴下し
、約２０００ ｒｐｍで回転して塗布する。次いで３０
０〜４００℃で約６０分間焼きしめを行なうことにより
Ａｌ；Ｉ２Ｏ３膜の膜厚は平坦部で約１０００Ａとなる
。次に全面にＡρ膜５をスパッタ法により約０．５μｍ
の膜厚で形成する。塗布法により形成したＡｌ２Ｏ，膜
４により段差部の形状が改善されている為、Ａ（膜５の
被覆性は良く、６０〜７０％のカバレッジが得られる。
次に第１図（Ｃ）に示すように、フォトリンクラフィ技
術によりＡｆｆｌ膜５を食刻し、所望のＡｕ２０．膜パ
ターンを形成するにの時、Ａρ膜５のエツチング材とし
ては、リン酸と硝酸を主とする混合液を６０℃付近まで
昇温して使用すると、Ａ、Ｒ膜５を食刻し、Ａｌ、０３
１４を残存させることか出来る。又、Ａｌ２Ｏ，ＷＡ４
の工・ンチングには、ＨＦと８２ Ｓ Ｏ４を主とする
エツチング液を用いると良く、Ａ１膜５及び下地のシリ
コン酸化膜２．２Ａの食刻を最小限におさえてＡβ２０
．膜４のみを除去することが出来る０次に、イオン注入
法により、Ａｓをイオン注入し、Ｐ型半導体基板内にＮ
４−型領域６を形成する。このときの加速電圧は７０〜
１００ｋｅＶ、ドーズ量は１０１５〜１０１６ｃｍ−２
が適している。以後、Ａβ膜５及びＡｌ２Ｏ３膜４をそ
れぞれ除去し、眉間絶縁膜等を形成する従来と同様の操
作により半導体装置を完成させる。
術によりＡｆｆｌ膜５を食刻し、所望のＡｕ２０．膜パ
ターンを形成するにの時、Ａρ膜５のエツチング材とし
ては、リン酸と硝酸を主とする混合液を６０℃付近まで
昇温して使用すると、Ａ、Ｒ膜５を食刻し、Ａｌ、０３
１４を残存させることか出来る。又、Ａｌ２Ｏ，ＷＡ４
の工・ンチングには、ＨＦと８２ Ｓ Ｏ４を主とする
エツチング液を用いると良く、Ａ１膜５及び下地のシリ
コン酸化膜２．２Ａの食刻を最小限におさえてＡβ２０
．膜４のみを除去することが出来る０次に、イオン注入
法により、Ａｓをイオン注入し、Ｐ型半導体基板内にＮ
４−型領域６を形成する。このときの加速電圧は７０〜
１００ｋｅＶ、ドーズ量は１０１５〜１０１６ｃｍ−２
が適している。以後、Ａβ膜５及びＡｌ２Ｏ３膜４をそ
れぞれ除去し、眉間絶縁膜等を形成する従来と同様の操
作により半導体装置を完成させる。
このように第１の実施例によれば、Ａｌ１２０ｓ膜を形
成した後にイオン注入のマスクとなるＡρ膜を形成する
ため、Ａ１膜の被覆性が良好となり、しかもＡρ膜を薄
く形成できる。従ってＡｎパターン形成時のパターンの
変化量を小さくできるため、素子の微細化ができる。
成した後にイオン注入のマスクとなるＡρ膜を形成する
ため、Ａ１膜の被覆性が良好となり、しかもＡρ膜を薄
く形成できる。従ってＡｎパターン形成時のパターンの
変化量を小さくできるため、素子の微細化ができる。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図であり、ＡｆＩ膜５のみをマスクとして
イオン注入する場合を示している。
チップの断面図であり、ＡｆＩ膜５のみをマスクとして
イオン注入する場合を示している。
すなわち、第１図（ａ＞、（ｂ）に示した第１の実施例
と同一操作により、Ｐ型半導体基板１上にシリコン酸化
膜２，２Ａ及び多結晶シリコン膜３を形成したのち、Ａ
ｌ２Ｏ，膜４とＡ、Ｒ膜５を形成する。次でＡβ膜５を
パターニングして開口部を設け、このＡρ膜のみをイオ
ン注入時のマスクとして使用しＡｓをイオン注入する。
と同一操作により、Ｐ型半導体基板１上にシリコン酸化
膜２，２Ａ及び多結晶シリコン膜３を形成したのち、Ａ
ｌ２Ｏ，膜４とＡ、Ｒ膜５を形成する。次でＡβ膜５を
パターニングして開口部を設け、このＡρ膜のみをイオ
ン注入時のマスクとして使用しＡｓをイオン注入する。
このように第２の実施例によれば、多結晶シリコン膜３
により形成された段差部では、Ａｌ２Ｏう膜４の傾斜に
従って、半導体基板内のＮ１型領域６Ａの深さが変化す
るため、実効的にＬＤＤ横遣のトランジスターを容易に
作ることができる。
により形成された段差部では、Ａｌ２Ｏう膜４の傾斜に
従って、半導体基板内のＮ１型領域６Ａの深さが変化す
るため、実効的にＬＤＤ横遣のトランジスターを容易に
作ることができる。
以上説明したように本発明は、半導体基板上にＡｌ２Ｏ
３膜とＡ１膜とを形成したのちパターニングし、少くと
もＡｌ膜に開口部を設け、このＡ（膜またはＡｌＩ摸と
Ａｌ１２０ｓ膜模とをマスクとして半導体基板に不純物
を導入することにより、ＡｊＩＷＡの被覆性を大幅に改
善することができ、しかもＡ１膜の膜厚を薄くすること
ができる。このため微細パターンを形成できるので半導
体装置の集積度を向上させることができる。
３膜とＡ１膜とを形成したのちパターニングし、少くと
もＡｌ膜に開口部を設け、このＡ（膜またはＡｌＩ摸と
Ａｌ１２０ｓ膜模とをマスクとして半導体基板に不純物
を導入することにより、ＡｊＩＷＡの被覆性を大幅に改
善することができ、しかもＡ１膜の膜厚を薄くすること
ができる。このため微細パターンを形成できるので半導
体装置の集積度を向上させることができる。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図である。 １・・Ｐ型半導体基板、２，２Ａ・・・シリコン酸化５
膜、３・・・多結晶シリコン膜、４・・・Ａη２０３膜
、５・・・ＡＭ膜、６．６Ａ・・・Ｎ１型領域。 懸 フ つ１ ／
明するための半導体チップの断面図である。 １・・Ｐ型半導体基板、２，２Ａ・・・シリコン酸化５
膜、３・・・多結晶シリコン膜、４・・・Ａη２０３膜
、５・・・ＡＭ膜、６．６Ａ・・・Ｎ１型領域。 懸 フ つ１ ／
Claims (1)
- 半導体基板上にＡｌ＿２Ｏ＿３膜とＡｌ膜とを順次形成
したのちパターニングし少くともＡｌ膜に開口部を形成
する工程と、パターニングされた前記Ａｌ膜またはＡｌ
膜とＡｌ＿２Ｏ＿３膜とをマスクとし前記半導体基板に
不純物を導入する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27973488A JPH02125624A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27973488A JPH02125624A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125624A true JPH02125624A (ja) | 1990-05-14 |
Family
ID=17615145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27973488A Pending JPH02125624A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125624A (ja) |
-
1988
- 1988-11-04 JP JP27973488A patent/JPH02125624A/ja active Pending
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