JPH02131020A - 帰還形パルス幅変調方式ａ／ｄ変換器 - Google Patents
帰還形パルス幅変調方式ａ／ｄ変換器Info
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- JPH02131020A JPH02131020A JP28489688A JP28489688A JPH02131020A JP H02131020 A JPH02131020 A JP H02131020A JP 28489688 A JP28489688 A JP 28489688A JP 28489688 A JP28489688 A JP 28489688A JP H02131020 A JPH02131020 A JP H02131020A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換器に関す
るものであり、詳しくは分解能の改善に関するものであ
る。
るものであり、詳しくは分解能の改善に関するものであ
る。
〈従来の技術〉
Ａ／Ｄ変換器の一種に、帰還形パルス幅変調方式Ａ／Ｄ
変換器がある。
変換器がある。
第５図はこのようなＡ／Ｄ変換器の一例を示す構成説明
図である。第５図において、１は被変換アナログ入力信
号■χの入力端子、２は基準クロッつて用いる矩形波を
出力する矩形波信号発生器であり、これら入力端子１お
よび矩形波信号発生器２の出力端子は積分器３の入力端
子に接続されている。４はコンパレータであり、積分器
３の出力信号ＩＮＴと接地電位とを比較する。このコン
パレータ４の出力端子はフリップフロップ６のデータ端
子に接続されている。５はカウントクロック発生器であ
り、その出力端子はフリップフロップ６のクロック端子
に接続されるとともにアンドゲート９の第３の入力端子
に接続されている。フリップフロップ６はコンパレータ
４の出力信号ＣＭＰをカウントクロックＣＬ Ｋに同期
させるものであり、その出力信号ＰＷＭはアンドゲート
９の第３の入力端子に加えられるとともに切換スイッチ
回路８に切換駆動信号ＦＢとして加えられている。切換
スイッチ回路８の一方の固定接点ａには基準電圧源子Ｖ
ｓの陽極側が接続され、他方の固定接点には基準電圧源
−Ｖｓの陰極側が接続され、可動接点は積分器３の入力
端子に接続されている。
図である。第５図において、１は被変換アナログ入力信
号■χの入力端子、２は基準クロッつて用いる矩形波を
出力する矩形波信号発生器であり、これら入力端子１お
よび矩形波信号発生器２の出力端子は積分器３の入力端
子に接続されている。４はコンパレータであり、積分器
３の出力信号ＩＮＴと接地電位とを比較する。このコン
パレータ４の出力端子はフリップフロップ６のデータ端
子に接続されている。５はカウントクロック発生器であ
り、その出力端子はフリップフロップ６のクロック端子
に接続されるとともにアンドゲート９の第３の入力端子
に接続されている。フリップフロップ６はコンパレータ
４の出力信号ＣＭＰをカウントクロックＣＬ Ｋに同期
させるものであり、その出力信号ＰＷＭはアンドゲート
９の第３の入力端子に加えられるとともに切換スイッチ
回路８に切換駆動信号ＦＢとして加えられている。切換
スイッチ回路８の一方の固定接点ａには基準電圧源子Ｖ
ｓの陽極側が接続され、他方の固定接点には基準電圧源
−Ｖｓの陰極側が接続され、可動接点は積分器３の入力
端子に接続されている。
なお、基準電圧源＋Ｖｓの陰極側および基準電圧源−ｖ
ｓの陽極側はそれぞれ接地電位点に接続されている。７
は制御信号発生器であり、その出力端子はアンドゲート
９の第１の入力端子に接続されている。この制御信号発
生器７の出力信号ＣＴＬの周期は、矩形波信号発生器２
の出力信号ＥＣの周期の少なくとも２倍に設定される。
ｓの陽極側はそれぞれ接地電位点に接続されている。７
は制御信号発生器であり、その出力端子はアンドゲート
９の第１の入力端子に接続されている。この制御信号発
生器７の出力信号ＣＴＬの周期は、矩形波信号発生器２
の出力信号ＥＣの周期の少なくとも２倍に設定される。
１０はアンドゲート９から出力されるクロックパルスＣ
ＬＫをカウントするカウンタである。
ＬＫをカウントするカウンタである。
第６図は、このような回路の動作を説明するためのタイ
ミングチャートである。第７図において、（ア）は矩形
波信号発生器２から出力される矩形波信号ＥＣを示し、
（イ）は積分器３の出力信号ＩＮＴを示し、（つ）はフ
リップフロップ６の出力信号ＰＷＭを示し、（１）はカ
ウントクロック発生器５の出力パルスＣＬＫを示し、（
オ）は制御信号発生器７の出力パルスＣＴＬを示し、（
力）はオアゲート９の出力信号ＯＵＴを示し、（キ）は
スイッチ回路８を介して積分器３に加えられる基準電圧
源±ｖｓの出力電圧Ｅｓを示している。
ミングチャートである。第７図において、（ア）は矩形
波信号発生器２から出力される矩形波信号ＥＣを示し、
（イ）は積分器３の出力信号ＩＮＴを示し、（つ）はフ
リップフロップ６の出力信号ＰＷＭを示し、（１）はカ
ウントクロック発生器５の出力パルスＣＬＫを示し、（
オ）は制御信号発生器７の出力パルスＣＴＬを示し、（
力）はオアゲート９の出力信号ＯＵＴを示し、（キ）は
スイッチ回路８を介して積分器３に加えられる基準電圧
源±ｖｓの出力電圧Ｅｓを示している。
矩形波信号発生器２の出力レベルは例えばＨレベルで＋
５Ｖ、Ｌレベルで一５ｖになるように設定され、基準電
圧源＋Ｖｓ、−Ｖｓの出力レベルも例えば＋５Ｖ、 −
５Ｖになるように設定されている。積分器３の入力抵抗
に着目すると、矩形波信号発生器２から入力される電流
ｉｃか各基準電圧源＋Ｖｓ、 −Ｖｓから入力される電
流ｉｓの例えば２．５倍になるように設定されている。
５Ｖ、Ｌレベルで一５ｖになるように設定され、基準電
圧源＋Ｖｓ、−Ｖｓの出力レベルも例えば＋５Ｖ、 −
５Ｖになるように設定されている。積分器３の入力抵抗
に着目すると、矩形波信号発生器２から入力される電流
ｉｃか各基準電圧源＋Ｖｓ、 −Ｖｓから入力される電
流ｉｓの例えば２．５倍になるように設定されている。
また、被変換アナログ入力信号Ｖχとの関係は、被変換
アナログ入力信号Ｖχから積分器３に入力される電流ｉ
χの最大値か各基準電圧源＋Ｖｓ、 −Ｖｓから入力さ
れる電流ｉｓと等しくなるように設定されている。
アナログ入力信号Ｖχから積分器３に入力される電流ｉ
χの最大値か各基準電圧源＋Ｖｓ、 −Ｖｓから入力さ
れる電流ｉｓと等しくなるように設定されている。
矩形波信号Ｅｃが立ち上がる時刻ｔ１において切換スイ
ッチ回路８の可動接点は基準電圧源＋ＶＳ側の固定接点
ａに切換接続され、制御信号発生器７の出力信号ＣＴＬ
も立ち上がる。この状態では、積分器３には被変換アナ
ログ入力信号Ｖχ。
ッチ回路８の可動接点は基準電圧源＋ＶＳ側の固定接点
ａに切換接続され、制御信号発生器７の出力信号ＣＴＬ
も立ち上がる。この状態では、積分器３には被変換アナ
ログ入力信号Ｖχ。
矩形波信号子Ｅｃおよび基準電圧源子ｖｓのそれぞれに
関連した電流ｉχ＋ＩＣ＋ＩＳか入力され、積分器３の
出力信号ＩＮＴは最大傾斜で減少して時刻ｔ２で零レベ
ルになる。積分器３の出力信号ＩＮＴが零レベルになる
とコンパレータ４の出力信号ＣＭＰは反転し、フリップ
フロップ６の出力信号ＰＷＭもＨレベルになる。フリッ
プフロップ６の出力信号ＰＷＭがＨレベルになることに
より切換スイッチ回路８の可動接点は基準電圧源−■Ｓ
側の固定接点すに切換接続される。これにより、積分器
３には被変換アナログ入力信号Ｖχ、矩形波信号十Ｅｃ
および基準電圧源−ＶＳのそれぞれに関連した電流ｉχ
＋ＩＣ＋ −１９が入力され、積分器３の出力信号ＩＮ
Ｔは最大傾斜よりも緩い傾斜で減少する。また、フリッ
プフロップ６の出力信号ＰＷＭかＨレベルになることに
よりアンドゲート９が開かれ、カウントクロック発生器
５の出力パルスＣＬ Ｋはカウンタ１０に加えられてカ
ウントされることになる。矩形波信号ＥＣは立ち上がり
時刻ｔ、から一定の時間Ｔ／２が経過した時刻ｔ３で立
ち下がる。これにより、積分器３には被変換アナログ入
力信号Ｖχ、矩形波信号−ＥＣおよび基準電圧源−Ｖｓ
のそれぞれに関連した電流ｉχ＋ ＩＣ＋ ｉ９
が入力されて積分器３の出力信号ＩＮＴは反転し、最大
傾斜で増加して時刻ｔ４で零レベルになる。積分器３の
出力信号ＩＮＴが零レベルになるとコンパレータ４の出
力信号ＣＭＰは再び反転してフリップフロップ６の出力
信号ＰＷＭはＬレベルになる。フリップフロップ６の出
力信号ＰＷＭがＬレベルになることにより切換スイッチ
回路８の可動接点は基準電圧源＋Ｖｓ側の固定接点すに
切換接続される。この状態では、積分器３には被変換ア
ナログ入力信号Ｖχ、矩形波信号−Ｅｃおよび基準電圧
源＋Ｖｓのそれぞれに関連した電流１χ＋ ＩＣ＋Ｉ
Ｇが入力され、積分器３の出力信号ＩＮＴは最大傾斜よ
りも緩い傾斜で増加する。また、フリップフロッグ６の
出力信号ＰＷＭがＬレベルになることによりアンドゲー
ト９は閉じられ、カウンタ１０はカウントクロック発生
器５から出力されるクロックパルスＣＬＫのカウントを
中断してカウント値を保持する。矩形波信号ＥＣは立ち
下かり時刻ｔ３から一定の時間Ｔ／２が経過しな時刻ｔ
５で立ち上がる。以下、同様の動作を時刻ｔ６で制御信
号ＣＴＬが立ち下がるまでの間繰り返す。第７図では、
制御信号ＣＴＬは矩形波信号Ｅｃの３周期間Ｈレベルが
保たれている。
関連した電流ｉχ＋ＩＣ＋ＩＳか入力され、積分器３の
出力信号ＩＮＴは最大傾斜で減少して時刻ｔ２で零レベ
ルになる。積分器３の出力信号ＩＮＴが零レベルになる
とコンパレータ４の出力信号ＣＭＰは反転し、フリップ
フロップ６の出力信号ＰＷＭもＨレベルになる。フリッ
プフロップ６の出力信号ＰＷＭがＨレベルになることに
より切換スイッチ回路８の可動接点は基準電圧源−■Ｓ
側の固定接点すに切換接続される。これにより、積分器
３には被変換アナログ入力信号Ｖχ、矩形波信号十Ｅｃ
および基準電圧源−ＶＳのそれぞれに関連した電流ｉχ
＋ＩＣ＋ −１９が入力され、積分器３の出力信号ＩＮ
Ｔは最大傾斜よりも緩い傾斜で減少する。また、フリッ
プフロップ６の出力信号ＰＷＭかＨレベルになることに
よりアンドゲート９が開かれ、カウントクロック発生器
５の出力パルスＣＬ Ｋはカウンタ１０に加えられてカ
ウントされることになる。矩形波信号ＥＣは立ち上がり
時刻ｔ、から一定の時間Ｔ／２が経過した時刻ｔ３で立
ち下がる。これにより、積分器３には被変換アナログ入
力信号Ｖχ、矩形波信号−ＥＣおよび基準電圧源−Ｖｓ
のそれぞれに関連した電流ｉχ＋ ＩＣ＋ ｉ９
が入力されて積分器３の出力信号ＩＮＴは反転し、最大
傾斜で増加して時刻ｔ４で零レベルになる。積分器３の
出力信号ＩＮＴが零レベルになるとコンパレータ４の出
力信号ＣＭＰは再び反転してフリップフロップ６の出力
信号ＰＷＭはＬレベルになる。フリップフロップ６の出
力信号ＰＷＭがＬレベルになることにより切換スイッチ
回路８の可動接点は基準電圧源＋Ｖｓ側の固定接点すに
切換接続される。この状態では、積分器３には被変換ア
ナログ入力信号Ｖχ、矩形波信号−Ｅｃおよび基準電圧
源＋Ｖｓのそれぞれに関連した電流１χ＋ ＩＣ＋Ｉ
Ｇが入力され、積分器３の出力信号ＩＮＴは最大傾斜よ
りも緩い傾斜で増加する。また、フリップフロッグ６の
出力信号ＰＷＭがＬレベルになることによりアンドゲー
ト９は閉じられ、カウンタ１０はカウントクロック発生
器５から出力されるクロックパルスＣＬＫのカウントを
中断してカウント値を保持する。矩形波信号ＥＣは立ち
下かり時刻ｔ３から一定の時間Ｔ／２が経過しな時刻ｔ
５で立ち上がる。以下、同様の動作を時刻ｔ６で制御信
号ＣＴＬが立ち下がるまでの間繰り返す。第７図では、
制御信号ＣＴＬは矩形波信号Ｅｃの３周期間Ｈレベルが
保たれている。
これにより、カウンタ１０は、矩形波信号Ｅｃの３周期
間の積分によるパルス幅信号ＰＷＭの時間に関連したク
ロックパルスＣＬＫをカウントする。従って、被変換ア
ナログ入力信号■χが零の時とフルスケールの時におけ
るカウンタ／ｎのカウント値を予め校正しておくことに
より、カウンタ１００カウント値から未知の被変換アナ
ログ入力信号■χの値を求めることができる。
間の積分によるパルス幅信号ＰＷＭの時間に関連したク
ロックパルスＣＬＫをカウントする。従って、被変換ア
ナログ入力信号■χが零の時とフルスケールの時におけ
るカウンタ／ｎのカウント値を予め校正しておくことに
より、カウンタ１００カウント値から未知の被変換アナ
ログ入力信号■χの値を求めることができる。
また、制御信号ＣＴＬを矩形波信号ＥＣのＮ周期分に設
定してパルス幅信号ＰＷＭをカウントするのにあたって
、スイッチ回路８はカウントクロックＣＬＫに同期した
信号ＦＢで駆動されることからＭ−１周期までの誤差は
Ｍ周期目のパルス幅信号ＰＷＭで補正されることになり
、全カウントの誤差はＮ周期口のパルス幅信号ＰＷＭに
依存して±１パルスになる。
定してパルス幅信号ＰＷＭをカウントするのにあたって
、スイッチ回路８はカウントクロックＣＬＫに同期した
信号ＦＢで駆動されることからＭ−１周期までの誤差は
Ｍ周期目のパルス幅信号ＰＷＭで補正されることになり
、全カウントの誤差はＮ周期口のパルス幅信号ＰＷＭに
依存して±１パルスになる。
〈発明か解決しようとする課題〉
ところで、このように構成されるＡ／Ｄ変換器の分解能
はカウンタ１０に加えられるクロックパルスＣＬＫの周
波数と制御信号ＣＴＬにより制御されるカウンタ／ｎの
カウント時間によって決定される。すなわち、従来の構
成では、カウンタ１０に加えられるクロックパルスＣＬ
Ｋの周波数を高くし、カウンタ／ｎのカウント時間を長
くすることにより測定分解能を高めることができる。
はカウンタ１０に加えられるクロックパルスＣＬＫの周
波数と制御信号ＣＴＬにより制御されるカウンタ／ｎの
カウント時間によって決定される。すなわち、従来の構
成では、カウンタ１０に加えられるクロックパルスＣＬ
Ｋの周波数を高くし、カウンタ／ｎのカウント時間を長
くすることにより測定分解能を高めることができる。
しかし、クロックパルスＣＩ、Ｋの周波数を高くした場
合には回路素子としてクロックパルスの周波数に応じて
高速素子を用いなければならず、コストが高くなってし
まう。
合には回路素子としてクロックパルスの周波数に応じて
高速素子を用いなければならず、コストが高くなってし
まう。
また、カウント時間を長くすると測定時間が長くなり、
高速測定が行えなくなる。
高速測定が行えなくなる。
本発明は、このような点に着目したものであり、その目
的は、比較的低速の回路素子を用いながら比較的短時間
で高分解能の測定が行える帰還形パルス幅変調方式Ａ／
Ｄ変換器を提供することにある。
的は、比較的低速の回路素子を用いながら比較的短時間
で高分解能の測定が行える帰還形パルス幅変調方式Ａ／
Ｄ変換器を提供することにある。
〈課題を解決するための手段〉
本発明の帰還形パルス幅変調方式Ａ／Ｄ変換器は、
基準クロック発生手段と、
正負一対の基準電圧源と、
この基準電圧源の出力を選択的に送出するスイッチ回路
と、 前記基準クロック、前記スイッチ回路を介して送出され
る基準電圧源の出力信号および被変換アナログ入力信号
を加算して積分する積分器と、この積分器の出力信号と
接地電位を比較するコンパレータと、 前記基準クロックの周期よりも短い周期を有し基準クロ
ックに同期したｎ相（ｎは２以上）のカウントクロック
パルスを出力するカウントクロックパルス発生手段と、 前記基準クロックのＮ倍（Ｎは２以上）の周期を有し基
準クロックに同期した第１の制御信号と、この第１の制
御信号の周期内における基準クロックのＮ番目の周期間
のみ立ち上がる第２の制御信号と、第１の制御信号に先
行してクリア信号を出力する制御信号発生手段と、 前記コンパレータの出力信号と各相のカウントクロック
パルスを入力として前記コンパレータの出力信号の立ち
上かりおよび立ち下がりの端数時間をカウントクロック
パルスの周期の１ ／ ｎの分解能で検出する端数時間
検出手段と、 前記コンパレータの出力信号、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第２の制御信号を入力として前記積分器に入力される電
流の平均値が零になるように前記スイッチ回路をカウン
トクロックパルスの周期の１ ／ ｎの分解能で駆動す
るスイッチ駆動手段と、 基本カウントクロックパルス、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第１の制御信号が入力されるゲートと、 このゲートから出力されるカウントクロックパルスをカ
ウントするカウンタ、 とで構成されたことを特徴とする。
と、 前記基準クロック、前記スイッチ回路を介して送出され
る基準電圧源の出力信号および被変換アナログ入力信号
を加算して積分する積分器と、この積分器の出力信号と
接地電位を比較するコンパレータと、 前記基準クロックの周期よりも短い周期を有し基準クロ
ックに同期したｎ相（ｎは２以上）のカウントクロック
パルスを出力するカウントクロックパルス発生手段と、 前記基準クロックのＮ倍（Ｎは２以上）の周期を有し基
準クロックに同期した第１の制御信号と、この第１の制
御信号の周期内における基準クロックのＮ番目の周期間
のみ立ち上がる第２の制御信号と、第１の制御信号に先
行してクリア信号を出力する制御信号発生手段と、 前記コンパレータの出力信号と各相のカウントクロック
パルスを入力として前記コンパレータの出力信号の立ち
上かりおよび立ち下がりの端数時間をカウントクロック
パルスの周期の１ ／ ｎの分解能で検出する端数時間
検出手段と、 前記コンパレータの出力信号、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第２の制御信号を入力として前記積分器に入力される電
流の平均値が零になるように前記スイッチ回路をカウン
トクロックパルスの周期の１ ／ ｎの分解能で駆動す
るスイッチ駆動手段と、 基本カウントクロックパルス、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第１の制御信号が入力されるゲートと、 このゲートから出力されるカウントクロックパルスをカ
ウントするカウンタ、 とで構成されたことを特徴とする。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す構成説明図であり、第
５図と同一部分には同一符号を付けている。
５図と同一部分には同一符号を付けている。
第１図において、１１はカウントクロック発生器であり
、このカウントクロック発生器１１からは位相が１８０
°すれた基本カウントクロックパルスＣＬＫと反転カウ
ントクロックパルスＣＬＫ−が出力されている。
、このカウントクロック発生器１１からは位相が１８０
°すれた基本カウントクロックパルスＣＬＫと反転カウ
ントクロックパルスＣＬＫ−が出力されている。
１２は制御信号発生器であり、この制御信号発生器１２
からは、基準クロックとして用いる矩形波信号ＥＣのＮ
倍（Ｎは２以上）の周期を有し基準クロックＥＣに同期
した第１の制御信号ＣＴ Ｌと、この第１の制御信号Ｃ
Ｔ Ｌの周期内における基準クロックＥｃのＮ番目の周
期間のみ立ち上がる第２の制御信号ＥＯＣと、第１の制
御信号ＣＴ１−に先行したクリア信号ＣＬＲが出力され
る。
からは、基準クロックとして用いる矩形波信号ＥＣのＮ
倍（Ｎは２以上）の周期を有し基準クロックＥＣに同期
した第１の制御信号ＣＴ Ｌと、この第１の制御信号Ｃ
Ｔ Ｌの周期内における基準クロックＥｃのＮ番目の周
期間のみ立ち上がる第２の制御信号ＥＯＣと、第１の制
御信号ＣＴ１−に先行したクリア信号ＣＬＲが出力され
る。
１３は端数時間検出回路であり、コンパレータ４の出力
信号ＣＭＰと各相のカウントクロックパルスＣＬＫ、Ｃ
ＬＫ−を入力としてコンパレータ４の出力信号ＣＭＰの
立ち上がりおよび立ち下がりの端数時間をカウントクロ
ックパルスＣＬＫの周期の１／２の分解能で検出する。
信号ＣＭＰと各相のカウントクロックパルスＣＬＫ、Ｃ
ＬＫ−を入力としてコンパレータ４の出力信号ＣＭＰの
立ち上がりおよび立ち下がりの端数時間をカウントクロ
ックパルスＣＬＫの周期の１／２の分解能で検出する。
端数時間検出回路１３において、１４〜１７はＤ形フリ
ップフロップ、１８〜２３はアンドゲート、２４．２６
はＪＫフリップフロップである。Ｄ形フリップフロップ
１４．１６のデータ端子りにはコンパレタ４の出力信号
ＣＭＰが入力され、Ｄ形フリップフロップ１４．１５の
クロック端子にはクロックＣＬＫが入力され、Ｄ形フリ
ップフロップ１６゜１７のクロック端子にはクロックＣ
ＬＫ−が入力されている。Ｄ形フリップフロップ１４の
出力端子ＱはＤ形フリヅプフロップ１５のデータ端子り
に接続されるとともにアンドゲート１８の一方の入力端
子に接続され、出力端子Ｑ゛はアンドゲート１９の一方
の入力端子に接続されている。Ｄ形フリップフロップ１
５の出力端子Ｑはアンドゲート１９の他方の入力端子に
接続され、出力端子Ｑ゛はアンドゲート１８の他方の入
力端子に接続されている。Ｄ形フリップフロップ１６の
出力端子ＱはＤ形フリップフロップ１７のデータ端子り
に接続されるとともにアンドゲート２０の一方の入力端
子に接続され、出力端子Ｑ−はアンドゲート２１の一方
の入力端子に接続されている。Ｄ形フリップフロップ１
７の出力端子Ｑはアンドゲート２１の他方の入力端子に
接続され、出力端子Ｑ−はアンドゲート２０の他方の入
力端子に接続されている。アンドゲート２２にはアンド
ゲート１８゜２０の出力信号■、■および第２の制御信
号ＥＯＣが加えられ、その出力信号■はＪＫフリップフ
ロップ２４のＪ端子に加えられている。アンドゲート２
３にはアンドゲート１９，２１の出力信号■、■および
第２の制御信号ＢＯＣが加えられ、その出力信号■はＪ
Ｋフリップフロップ２６のＪ端子に加えられている。Ｊ
Ｋフリップフロップ２４の出力端子Ｑ−からはフラグＵ
Ｐが出力端子２５に出力され、ＪＫフリップフロップ２
６の出力端子Ｑ−からはフラグＤＮか出力端子２７に出
力されている。なお、ＪＫフリップフロップ２４゜２６
のに端子にはクリア信号ＣＬＲ，が加えられ、クロック
端子には基本カウントクロックＣＬＫが加えられている
。
ップフロップ、１８〜２３はアンドゲート、２４．２６
はＪＫフリップフロップである。Ｄ形フリップフロップ
１４．１６のデータ端子りにはコンパレタ４の出力信号
ＣＭＰが入力され、Ｄ形フリップフロップ１４．１５の
クロック端子にはクロックＣＬＫが入力され、Ｄ形フリ
ップフロップ１６゜１７のクロック端子にはクロックＣ
ＬＫ−が入力されている。Ｄ形フリップフロップ１４の
出力端子ＱはＤ形フリヅプフロップ１５のデータ端子り
に接続されるとともにアンドゲート１８の一方の入力端
子に接続され、出力端子Ｑ゛はアンドゲート１９の一方
の入力端子に接続されている。Ｄ形フリップフロップ１
５の出力端子Ｑはアンドゲート１９の他方の入力端子に
接続され、出力端子Ｑ゛はアンドゲート１８の他方の入
力端子に接続されている。Ｄ形フリップフロップ１６の
出力端子ＱはＤ形フリップフロップ１７のデータ端子り
に接続されるとともにアンドゲート２０の一方の入力端
子に接続され、出力端子Ｑ−はアンドゲート２１の一方
の入力端子に接続されている。Ｄ形フリップフロップ１
７の出力端子Ｑはアンドゲート２１の他方の入力端子に
接続され、出力端子Ｑ−はアンドゲート２０の他方の入
力端子に接続されている。アンドゲート２２にはアンド
ゲート１８゜２０の出力信号■、■および第２の制御信
号ＥＯＣが加えられ、その出力信号■はＪＫフリップフ
ロップ２４のＪ端子に加えられている。アンドゲート２
３にはアンドゲート１９，２１の出力信号■、■および
第２の制御信号ＢＯＣが加えられ、その出力信号■はＪ
Ｋフリップフロップ２６のＪ端子に加えられている。Ｊ
Ｋフリップフロップ２４の出力端子Ｑ−からはフラグＵ
Ｐが出力端子２５に出力され、ＪＫフリップフロップ２
６の出力端子Ｑ−からはフラグＤＮか出力端子２７に出
力されている。なお、ＪＫフリップフロップ２４゜２６
のに端子にはクリア信号ＣＬＲ，が加えられ、クロック
端子には基本カウントクロックＣＬＫが加えられている
。
アンドゲート９には基本カウントクロックＣＬＫ、第１
の制御信号ＣＴＬおよびＤ形フリッグフロップ１４の出
力端子Ｑの出力信号ＰＷＭが入力され、その出力信号Ｏ
ＵＴはカウンタ１０に加えられている。カウンタ１０に
はクリア信号ＣＬＲも加えられている。
の制御信号ＣＴＬおよびＤ形フリッグフロップ１４の出
力端子Ｑの出力信号ＰＷＭが入力され、その出力信号Ｏ
ＵＴはカウンタ１０に加えられている。カウンタ１０に
はクリア信号ＣＬＲも加えられている。
２８はセレクタであり、一方の入力端子Ａにはコンパレ
ータ４の出力信号ＣＭＰか入力され、他方の入力端子Ｂ
にはＤ形フリップフロップ１４の出力端子Ｑの出力信号
ＰＷＭが入力され、制御端子Ａ”／Ｂには第１の制御信
号ＣＴＬが入力され、出力端子Ｙから出力される信号Ｓ
Ｌはオアゲート３０の一方の入力端子に接続されている
。このセレクタ２８は、第１の制御信号ＣＴＬがＨレベ
ルの状態では端子Ｂに入力されるＤ形フリップフロップ
１７の出力信号ＰＷＭを信号ＳＬとしてオアゲート３０
に出力し、第１の制御信号ＣＴＬがＬレベルの状態では
端子Ａに入力されるコンパレタ４の出力信号ＣＭＰを信
号ＳＬとしてオアゲート３０に出力する。
ータ４の出力信号ＣＭＰか入力され、他方の入力端子Ｂ
にはＤ形フリップフロップ１４の出力端子Ｑの出力信号
ＰＷＭが入力され、制御端子Ａ”／Ｂには第１の制御信
号ＣＴＬが入力され、出力端子Ｙから出力される信号Ｓ
Ｌはオアゲート３０の一方の入力端子に接続されている
。このセレクタ２８は、第１の制御信号ＣＴＬがＨレベ
ルの状態では端子Ｂに入力されるＤ形フリップフロップ
１７の出力信号ＰＷＭを信号ＳＬとしてオアゲート３０
に出力し、第１の制御信号ＣＴＬがＬレベルの状態では
端子Ａに入力されるコンパレタ４の出力信号ＣＭＰを信
号ＳＬとしてオアゲート３０に出力する。
２９はアンドゲートあり、一方の入力端子にはアンドゲ
ート２０の出力信号■（ＳＢ）が入力され、他方の入力
端子には第２の制御信号ＥＯＣが入力され、出力信号Ｓ
Ｐはオアゲート３０の他方の入力端子に加えられている
。オアゲート３０の出力信号ＦＢはスイッチ回路８に切
換駆動信号として加えられている。
ート２０の出力信号■（ＳＢ）が入力され、他方の入力
端子には第２の制御信号ＥＯＣが入力され、出力信号Ｓ
Ｐはオアゲート３０の他方の入力端子に加えられている
。オアゲート３０の出力信号ＦＢはスイッチ回路８に切
換駆動信号として加えられている。
第２図は第１図の要部における各信号のタイミングを示
したものであり、（ア）は矩形波信号発生器２の出力信
号ＥＣを示し、（イ）は制御信号発生器１２から出力さ
れる第１の制御信号ＣＴＬを示し、（つ）は制御信号発
生器１２から出力される第２の制御信号ＥＯＣを示し、
（１）は制御信号発生器１２から出力されるクリア信号
ＣＬＲを示し、（オ）はカウントクロックＪ１％ｚ１１
から出力される基本カウントクロックＣＬＫを示し、（
力）はＤ形フリップフロップ１４から出力されるＰＷＭ
信号を示し、（キ）はアンドゲート９の出力信号ＯＵＴ
を示している。
したものであり、（ア）は矩形波信号発生器２の出力信
号ＥＣを示し、（イ）は制御信号発生器１２から出力さ
れる第１の制御信号ＣＴＬを示し、（つ）は制御信号発
生器１２から出力される第２の制御信号ＥＯＣを示し、
（１）は制御信号発生器１２から出力されるクリア信号
ＣＬＲを示し、（オ）はカウントクロックＪ１％ｚ１１
から出力される基本カウントクロックＣＬＫを示し、（
力）はＤ形フリップフロップ１４から出力されるＰＷＭ
信号を示し、（キ）はアンドゲート９の出力信号ＯＵＴ
を示している。
第１の制御信号ＣＴＬは矩形波信号ＥＣの立ち上かりに
同期して時刻ｔ３で立ち上がり、矩形波信号ＥＣの４周
期間Ｈレベルになっている。第２の制御信号ＥＯＣは矩
形波信号ＥＣの４周期目の立ち上がりに同期して時刻ｔ
４で立ち上がって５周期目の立ち上がりに同期して時刻
ｔ５で立ち下がり、４周期目の間だけ■］レベルになっ
ている。
同期して時刻ｔ３で立ち上がり、矩形波信号ＥＣの４周
期間Ｈレベルになっている。第２の制御信号ＥＯＣは矩
形波信号ＥＣの４周期目の立ち上がりに同期して時刻ｔ
４で立ち上がって５周期目の立ち上がりに同期して時刻
ｔ５で立ち下がり、４周期目の間だけ■］レベルになっ
ている。
クリア信号ＣＬＲは第１の制御信号ＣＴＬの立ち上がり
に先行する時刻ｔ、で立ち上がって時刻ｔ３に達する前
の時刻ｔ２で立ち下がり、カウンタ１０をクリアする。
に先行する時刻ｔ、で立ち上がって時刻ｔ３に達する前
の時刻ｔ２で立ち下がり、カウンタ１０をクリアする。
なお、この間における積分器３の動作は従来と同じであ
る。
る。
第３図および第４図は第２図の時刻ｔ４からｔ５の間に
おける端数時間検出回路１３の動作に着目したタイミン
グチャートであり、第３図はＣＭＰ信号とＰＷＭ信号の
ずれが立ち上かり、立ち下がりともカウントクロックの
周期の１／２よりも大きい状態を示し、第４図はＣＭＰ
信号とＰＷＭ信号のずれが立ち上がり、立ち下がりとも
カウントクロックの周期の１／２よりも小さい状態を示
している。これら図において、（ア）はカウントクロッ
ク発生器１１から出力される基本カラン１へクロックＣ
ＬＫを示し、（イ）はカウントクロック発生器１１から
出力される反転カウントクロックＣＬＫ−を示し、（つ
）は制御信号発生器１２から出力される第２の制御信号
ＥＯＣを示し、（１）はコンパレータ４の出力信号ＣＭ
Ｐを示している。（オ）はアンドゲート１８の出力信号
■であってＣＭＰ信号の立ち上がりを基本カウントクロ
ックＣＬＫで同期微分したものであり、（力）はアンド
ゲート２０の出力信号■であってＣＭＰ信号の立ち上が
りを反転カウントクロックＣＬＫ−で同期微分したもの
である。（キ）はアンドゲート２２の出力信号■を示し
、（り）はＪＫフリップフロップ２４の出力信号ＵＰを
示している。
おける端数時間検出回路１３の動作に着目したタイミン
グチャートであり、第３図はＣＭＰ信号とＰＷＭ信号の
ずれが立ち上かり、立ち下がりともカウントクロックの
周期の１／２よりも大きい状態を示し、第４図はＣＭＰ
信号とＰＷＭ信号のずれが立ち上がり、立ち下がりとも
カウントクロックの周期の１／２よりも小さい状態を示
している。これら図において、（ア）はカウントクロッ
ク発生器１１から出力される基本カラン１へクロックＣ
ＬＫを示し、（イ）はカウントクロック発生器１１から
出力される反転カウントクロックＣＬＫ−を示し、（つ
）は制御信号発生器１２から出力される第２の制御信号
ＥＯＣを示し、（１）はコンパレータ４の出力信号ＣＭ
Ｐを示している。（オ）はアンドゲート１８の出力信号
■であってＣＭＰ信号の立ち上がりを基本カウントクロ
ックＣＬＫで同期微分したものであり、（力）はアンド
ゲート２０の出力信号■であってＣＭＰ信号の立ち上が
りを反転カウントクロックＣＬＫ−で同期微分したもの
である。（キ）はアンドゲート２２の出力信号■を示し
、（り）はＪＫフリップフロップ２４の出力信号ＵＰを
示している。
（ゲ）はアンドゲート１９の出力信号■であってＣＭＰ
信号の立ち下がりを基本カウントクロックＣＬＫで同期
微分したものであり、（コ）はアンドゲート２１の出力
信号■であってＣＭＰ信号の立ち下がりを反転カウント
クロックＣＬＫ−で同期微分したものである。（す）は
アンドゲート２３の出力信号■を示し、（シ）はＪＫフ
リップフロップ２６の出力信号ＤＮを示し、（ス）はＤ
形フリップフロップ１４の出力信号ＰＷＭを示し、（セ
）はオアゲート３０の出力信号ＦＢを示している。
信号の立ち下がりを基本カウントクロックＣＬＫで同期
微分したものであり、（コ）はアンドゲート２１の出力
信号■であってＣＭＰ信号の立ち下がりを反転カウント
クロックＣＬＫ−で同期微分したものである。（す）は
アンドゲート２３の出力信号■を示し、（シ）はＪＫフ
リップフロップ２６の出力信号ＤＮを示し、（ス）はＤ
形フリップフロップ１４の出力信号ＰＷＭを示し、（セ
）はオアゲート３０の出力信号ＦＢを示している。
第３図では、信号■は反転カウントクロックＣＬＫ−の
立ち上かりに同期して時刻ｔ１で立ち上がって反転カウ
ントクロックＣＬＫ−の次の立ち上がりに同期して時刻
ｔ３で立ち下がり、信号■は基本カウントクロックＣＬ
Ｋの立ち上がりに同期して時刻ｔ２で立ち上がって基本
カウントクロックＣＬＫの次の立ち上かりに同期して時
刻ｔ４で立ち下がるので、信号■は時刻ｔ２とｔ３の間
のカウントクロックの周期の１／２の間だけＨレベルに
なる。これらの間では基本カウントクロックＣＬＫは立
ち上がっていないのでフラグＵＰはＨレベルのままであ
る。同様に、信号■は反転カウントクロックＣＬＫ−の
立ち上がりに同期して時刻ｔ５で立ち上かって反転カウ
ントクロックＣＬ Ｋ−の次の立ち上かりに同期して時
刻ｔ７で立ち下かり、信号■は基本カウントクロックＣ
ＬＫの立ち上がりに同期して時刻ｔ６で立ち上がって基
本カウントクロックＣＬＫの次の立ち上がりに同期して
時刻を日で立ち下がるので、信号■は時刻ｔ６とｔ７の
間のカウントクロックの周期の１／２の間たけＨレベル
になる。これらの間では基本カウントクロックＣＬＫは
立ち上かっていないのでフラグＤＮもＨレベルのままで
ある。信号ＦＢは信号ＣＭＰが立ち上がった後の最初の
反転カウントクロックＣＬＫ−の立ち上がりに同期して
時刻ｔ１で立ち上かり、信号ＣＭＰが立ち下がった後の
最初の基本カウントクロックＣＬＫの立ち上がりに同期
して時刻ｔ６で立ち下がるので、信号ＦＢのパルス幅は
信号ＰＷＭのパルス幅に対してカウントクロックの周期
の１／２が加算されることになる。
立ち上かりに同期して時刻ｔ１で立ち上がって反転カウ
ントクロックＣＬＫ−の次の立ち上がりに同期して時刻
ｔ３で立ち下がり、信号■は基本カウントクロックＣＬ
Ｋの立ち上がりに同期して時刻ｔ２で立ち上がって基本
カウントクロックＣＬＫの次の立ち上かりに同期して時
刻ｔ４で立ち下がるので、信号■は時刻ｔ２とｔ３の間
のカウントクロックの周期の１／２の間だけＨレベルに
なる。これらの間では基本カウントクロックＣＬＫは立
ち上がっていないのでフラグＵＰはＨレベルのままであ
る。同様に、信号■は反転カウントクロックＣＬＫ−の
立ち上がりに同期して時刻ｔ５で立ち上かって反転カウ
ントクロックＣＬ Ｋ−の次の立ち上かりに同期して時
刻ｔ７で立ち下かり、信号■は基本カウントクロックＣ
ＬＫの立ち上がりに同期して時刻ｔ６で立ち上がって基
本カウントクロックＣＬＫの次の立ち上がりに同期して
時刻を日で立ち下がるので、信号■は時刻ｔ６とｔ７の
間のカウントクロックの周期の１／２の間たけＨレベル
になる。これらの間では基本カウントクロックＣＬＫは
立ち上かっていないのでフラグＤＮもＨレベルのままで
ある。信号ＦＢは信号ＣＭＰが立ち上がった後の最初の
反転カウントクロックＣＬＫ−の立ち上がりに同期して
時刻ｔ１で立ち上かり、信号ＣＭＰが立ち下がった後の
最初の基本カウントクロックＣＬＫの立ち上がりに同期
して時刻ｔ６で立ち下がるので、信号ＦＢのパルス幅は
信号ＰＷＭのパルス幅に対してカウントクロックの周期
の１／２が加算されることになる。
これにより、矩形波信号ＥＣの（Ｎ−１）周期までの誤
差はカウントクロックの周期の１／２の分解能で補正さ
れることになる。
差はカウントクロックの周期の１／２の分解能で補正さ
れることになる。
第４図では、信号■は基本カウントクロックＣＬ Ｋの
立ち上かりに同期して時刻ｔ１で立ち上がって基本カウ
ントクロックＣＬＫの次の立ち上がりに同期して時刻ｔ
３で立ち下かり、信号■は反転カウントクロックＣＬＫ
”の立ち上かりに同期して時刻ｔ２で立ち上がって反転
カウントクロックＣＬＫ−の次の立ち上がりに同期して
時刻ｔ４で立ち下がるので、信号■は時刻ｔ２とｔ３の
間のカウントクロックの周期の１／２の間だけト■レベ
ルになる。これらの間の時刻ｔ３における基本カウント
クロックＣＬＫの立ち上がりに同期してフラグＵＰはＬ
レベルに変化する。同様に、信号■は基本カウントクロ
ックＣＬＫの立ち上がりに同期して時刻ｔ５で立ち上が
って基本カウントクロックＣＬＫの次の立ち上がりに同
期して時刻ｔ７で立ち下がり、信号■は反転カウントク
ロックＣＬＫ−の立ち上がりに同期して時刻ｔ６で立ち
上がって反転カウントクロックＣＬ Ｋ−の次の立ち上
かりに同期して時刻ｔＢで立ち下がるので、信号■は時
刻ｔ６とｔ７の間のカウントクロックの周期の１／２の
間たけＨレベルになる。これらの間の時刻ｔ７における
基本カウントクロックＣＬＫの立ち上かりに同期してフ
ラグＤＮもＩ−レベルに変化する。信号ＦＢは信号ＣＭ
Ｐが立ち上がった後の最初の基本カウントクロックＣＬ
Ｋの立ち上かりに同期して時刻ｔ１で立ち上がり、信号
ＣＭＰが立ち下がった後の最初の基本カウントクロック
ＣＬＫの立ち上かりに同期して時刻ｔ５で立ち下がるの
で、信号ＦＢのパルス幅は信号ＰＷＭのパルス幅と等し
くなり、カウンタクロックの周期の１／２か加算される
ことはない。
立ち上かりに同期して時刻ｔ１で立ち上がって基本カウ
ントクロックＣＬＫの次の立ち上がりに同期して時刻ｔ
３で立ち下かり、信号■は反転カウントクロックＣＬＫ
”の立ち上かりに同期して時刻ｔ２で立ち上がって反転
カウントクロックＣＬＫ−の次の立ち上がりに同期して
時刻ｔ４で立ち下がるので、信号■は時刻ｔ２とｔ３の
間のカウントクロックの周期の１／２の間だけト■レベ
ルになる。これらの間の時刻ｔ３における基本カウント
クロックＣＬＫの立ち上がりに同期してフラグＵＰはＬ
レベルに変化する。同様に、信号■は基本カウントクロ
ックＣＬＫの立ち上がりに同期して時刻ｔ５で立ち上が
って基本カウントクロックＣＬＫの次の立ち上がりに同
期して時刻ｔ７で立ち下がり、信号■は反転カウントク
ロックＣＬＫ−の立ち上がりに同期して時刻ｔ６で立ち
上がって反転カウントクロックＣＬ Ｋ−の次の立ち上
かりに同期して時刻ｔＢで立ち下がるので、信号■は時
刻ｔ６とｔ７の間のカウントクロックの周期の１／２の
間たけＨレベルになる。これらの間の時刻ｔ７における
基本カウントクロックＣＬＫの立ち上かりに同期してフ
ラグＤＮもＩ−レベルに変化する。信号ＦＢは信号ＣＭ
Ｐが立ち上がった後の最初の基本カウントクロックＣＬ
Ｋの立ち上かりに同期して時刻ｔ１で立ち上がり、信号
ＣＭＰが立ち下がった後の最初の基本カウントクロック
ＣＬＫの立ち上かりに同期して時刻ｔ５で立ち下がるの
で、信号ＦＢのパルス幅は信号ＰＷＭのパルス幅と等し
くなり、カウンタクロックの周期の１／２か加算される
ことはない。
ところで、第１の制御信号ＣＴＬかＨレベルでカウンタ
１０が信号ＰＷＭのパルス幅をカウントしている状態で
は信号ＰＷＭが信号ＦＢとしてスイッチ回路８に帰還さ
れるが、第１の制御信号ＣＴＬがＬレベルでカウンタ１
０が信号ＰＷＭのパルス幅をカウントしていない状態で
は信号ＣＭＰが信号ＦＢとしてスイッチ回路８に帰還さ
れる。
１０が信号ＰＷＭのパルス幅をカウントしている状態で
は信号ＰＷＭが信号ＦＢとしてスイッチ回路８に帰還さ
れるが、第１の制御信号ＣＴＬがＬレベルでカウンタ１
０が信号ＰＷＭのパルス幅をカウントしていない状態で
は信号ＣＭＰが信号ＦＢとしてスイッチ回路８に帰還さ
れる。
これにより、カウンタ１０が信号ＰＷＭのパルス幅をカ
ウントしていない状態での積分器３のコンデンサのチャ
ージは零になる。
ウントしていない状態での積分器３のコンデンサのチャ
ージは零になる。
カウンタ／ｎのカウント結果ＣＮＴに対する補正は、こ
のようにして端数時間検出回路１３から出力されるフラ
グＵＰ、ＤＮのレベルを例えばソフトウェアで検出し、
次表に示すそれらのレベルの組合せに応じて選択的に（
ＣＮＴ±０．５力ウントクロヅク周期）の演算を行うこ
とにより実行される。
のようにして端数時間検出回路１３から出力されるフラ
グＵＰ、ＤＮのレベルを例えばソフトウェアで検出し、
次表に示すそれらのレベルの組合せに応じて選択的に（
ＣＮＴ±０．５力ウントクロヅク周期）の演算を行うこ
とにより実行される。
（表）
このような補正演算を行うことにより、測定分解能を従
来の２倍にすることができる。
来の２倍にすることができる。
このような構成によれば、従来と同じカウントクロック
周波数および測定時間で測定分解能を２倍にすることが
できる。
周波数および測定時間で測定分解能を２倍にすることが
できる。
なお、上記実施例では、カウントクロックを２相化する
例を示したが、必要に応じて３相以上に多相化してもよ
い。
例を示したが、必要に応じて３相以上に多相化してもよ
い。
このように多相化することにより、得ようとする測定分
解能に従来必要とされた回路素子の動作速度条件を相対
的に緩和できて低コスト化を図ることかできる。
解能に従来必要とされた回路素子の動作速度条件を相対
的に緩和できて低コスト化を図ることかできる。
また、上記実施例では、基準クロックとして矩形波信号
を用いる例を示したが、例えば三角波信号であってもよ
い。
を用いる例を示したが、例えば三角波信号であってもよ
い。
〈発明の効果〉
以上説明したように、本発明によれば、比較的低速の回
路素子を用いながら比較的短時間で高分解能の測定が行
える帰還形パルス幅変調方式Ａ／Ｄ変換器か実現でき、
実用上の効果は大きい。
路素子を用いながら比較的短時間で高分解能の測定が行
える帰還形パルス幅変調方式Ａ／Ｄ変換器か実現でき、
実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図〜
第４図は第１図の動作を説明するためのタイミングチャ
ート、第５図は従来の回路の一例を示す構成説明図、第
６図は第５図の動作を説明するためのタイミングチャー
トである。
第４図は第１図の動作を説明するためのタイミングチャ
ート、第５図は従来の回路の一例を示す構成説明図、第
６図は第５図の動作を説明するためのタイミングチャー
トである。
Claims (1)
- 【特許請求の範囲】 基準クロック発生手段と、 正負一対の基準電圧源と、 この基準電圧源の出力を選択的に送出するスイッチ回路
と、 前記基準クロック、前記スイッチ回路を介して送出され
る基準電圧源の出力信号および被変換アナログ入力信号
を加算して積分する積分器と、この積分器の出力信号と
接地電位を比較するコンパレータと、 前記基準クロックの周期よりも短い周期を有し基準クロ
ックに同期したｎ相（ｎは２以上）のカウントクロック
パルスを出力するカウントクロックパルス発生手段と、 前記基準クロックのＮ倍（Ｎは２以上）の周期を有し基
準クロックに同期した第１の制御信号と、この第１の制
御信号の周期内における基準クロックのＮ番目の周期間
のみ立ち上がる第２の制御信号と、第１の制御信号に先
行してクリア信号を出力する制御信号発生手段と、 前記コンパレータの出力信号と各相のカウントクロック
パルスを入力として前記コンパレータの出力信号の立ち
上がりおよび立ち下がりの端数時間をカウントクロック
パルスの周期の１／ｎの分解能で検出する端数時間検出
手段と、 前記コンパレータの出力信号、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第２の制御信号を入力として前記積分器に入力される電
流の平均値が零になるように前記スイッチ回路をカウン
トクロックパルスの周期の１／ｎの分解能で駆動するス
イッチ駆動手段と、 基本カウントクロックパルス、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第１の制御信号が入力されるゲートと、 このゲートから出力されるカウントクロックパルスをカ
ウントするカウンタ、 とで構成されたことを特徴とする帰還形パルス幅変調方
式Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28489688A JPH02131020A (ja) | 1988-11-11 | 1988-11-11 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28489688A JPH02131020A (ja) | 1988-11-11 | 1988-11-11 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02131020A true JPH02131020A (ja) | 1990-05-18 |
| JPH0547133B2 JPH0547133B2 (ja) | 1993-07-15 |
Family
ID=17684446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28489688A Granted JPH02131020A (ja) | 1988-11-11 | 1988-11-11 | 帰還形パルス幅変調方式ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02131020A (ja) |
-
1988
- 1988-11-11 JP JP28489688A patent/JPH02131020A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547133B2 (ja) | 1993-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080715 Year of fee payment: 15 |
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| LAPS | Cancellation because of no payment of annual fees |