JPH03125518A - 帰還形パルス幅変調方式ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、帰還形パルス幅変調方式ＡＤ変換器に関し、
詳しくは分解能の改善に関するものである。

〈従来の技術〉 従来より、ＡＤ変換器の一種に帰還形パルス幅変調方式
ＡＤ変換器がある。第４図にこの種のＡＤ変換器の一例
を示す。図において、１は被変換アナログ入力信号■　
が入力される入力端子、２は矩形波信号発生器である。

入力端子１および矩形波信号発生器２の出力端子は積分
器３の入力端子に接続されている。４はコンパレータで
あり、積分器３の出力信号ＩＮＴとコモンラインの電位
（通常ＯＶ）とを比較する。このコンパレータ４の出力
端子はフリップフロップ６のデータ端子に接続されてい
る。５はカウントクロック発生器で、その出力端子はフ
リップフロップ６のクロック端子およびアントゲ−１〜
９の第３の入力端子に接続されている。フリップフロッ
プ６はコンパレータ４の出力信号ＰＷＭをカラン１〜ク
ロツクＣＬ　Ｋに同期さぜるものであり、その出力信号
はアントゲ１へ９の第２の入力端子に加えられると共に
、切換スイッチ回路８にＩノ換駆動信号ＳＥＬとして加
えられている。切換スイッチ回路８は基準電圧源子ｖ　
または−■　を択一的に選択するスイッチＳ で、選択された基準電圧は抵抗を介して積分器３に加え
られる。

７は制御信号発生器であり、その出力端子はアンドゲー
ト９の第１の入力端子に接続されている。

この制御信号発生器７の出力信号ＣＴｌ−の周期は、通
常矩形波信号発生器２の出力信号ＥＣの周期の２倍に設
定される。１０はアントゲ−１へ９から出力されるクロ
ックパルスＣＬＫをカウントするカウンタである。

第５図は、このような回路の動作を説明するためのタイ
ミングチャートである。矩形波信号発生器２の出力レベ
ルは例えばＨレベルで＋５Ｖ、Ｌレベルで一５■になる
ように設定され、基準電圧源子Ｖ、−Ｖ　　の出力レベ
ルも例えば＋５■Ｓ ５■になるように設定されている。積分器３の入力抵抗
に着目すると、矩形波信号発生器２から入力される電流
か各基準電圧源子Ｖ、−Ｖ、から入力される電流の例え
は２．５倍になるように設定されている。また、被変換
アナログ入力信号■との関係は、被変換アナログ入力信
号■　から積分器３に入力される電流の最大値が各基準
電圧源＋Ｖ、−Ｖ３から入力される電流と等しくなるよ
うに設定されている。

矩形波信号Ｅ　が立ち上がる時刻ｔ１において切換スイ
ッチ回路８により基準電圧源子■、か選択され、制御信
号発生器７の出力信号ＣＴＬも立ち上がる。この状態で
は、積分器３には被変換アナログ入力信号■・１矩形波
信号士ＥＣおよび基準電圧源子■、のそれぞれに関連し
た電流が入力され、積分器３の出力信号ＩＮＴは最大傾
斜で減少して時刻ｔ２で零レベルになる。積分器３の出
力信号ＴＮＴか零レベルになるとコンパレータ４の出力
信号は反転し、フリップフロップ６の出力信号もＨレベ
ルになる。フリップフロップ６の出力信号が１丁レベル
になることにより切換スイッチ回路８か駆動され基準電
圧源−Ｖ８か選択される。

これにより、積分器３には被変換アナログ入力信号■　
、矩形波信号子Ｅｏおよび基準電圧源■　のそれぞれに
関連した電流が入力され、積分器３の出力信−リＩＮＴ
は最大傾斜よりも緩い傾斜で減少する。また、フリップ
フロップ６の出力信号がＨレベルになることによりアン
ドゲート９が開かれ、カウントクロック発生器５の出力
パルスＣＬＫはカウンター０に加えられてカウントされ
ることになる。矩形波信号Ｅ。は立ち上がり時刻ｔ１か
ら一定の時間’Ｆ／２（’ｌ”は矩形波信号の周期）が
経過した時刻ｔ３で立ち下がる。これにより、積分器３
には被変換アナログ入力信号■矩形波信号−Ｅ　および
基準電圧源−■３のそれぞれに関連した電流か入力され
て積分器３の出力信号Ｉ　Ｎ　Ｔは反転し、最大傾斜で
増加して時刻ｔ４で零レベルになる。積分器３の出力信
号ＩＮ゛Ｉ゛か零レベルになるとコンパレータ４の出力
信−リは再び反転してフリップフロッグ６の出力信号は
Ｌレベルになる。フリップフロラ１６の出力信号かＬレ
ベルになることにより切換スイッチ回路８では基準電圧
源子Ｖ、が選択される。この状態では、積分器３には被
変換アナログ入力信号Ｖ矩形波信号−ＥＣおよび基準電
圧源子■８のそれぞれに関連した電流が入力され、積分
器３の出力信号ＩＮ’ｒ”は最大傾斜よりも緩い傾斜で
増加する。

また、フリップフロップ６の出力信号がＬレベルになる
ことによりアンドゲート９は閉じられ、カウンタ１０は
カウントクロック発生器５から出力されるクロックパル
スＣＬ　Ｋのカウントを中断してカウント値を保持する
。矩形波信号Ｅ。は立ち下かり時刻ｔ３から一定の時間
Ｔ／２が経過した時刻ｔ５で立ち上がる。

以下、同様の動作を時刻ｔ６で制御信号ＣＴ　Ｌか立ち
下がるまでの間繰り返す。第７図に示す制御信号ＣＴＪ
−は、矩形波信号ＥＣの２周期の間、Ｈレベルが保たれ
ている。

以上のような動作により、カウンタ１０は、矩形波信号
Ｅ。の２周期の間の積分によるパルス幅信号ＰＷＭの時
間に関連したクロックパルスＣＬＫをカラン１−する。

したがって、被変換アナログ入力信号■　が零の時とフ
ルスケールの時におけるカウンタ１０のカウント値を予
め校正しておくことにより、カウンタ１０のカウント値
から未知の被変換アナログ入力信号■　の値を求めるこ
とかできる。

〈発明が解決しようとする課題〉 ところで、このように構成されたＡＤ変換器の分解能は
、カウンタ１０に加えられるクロックパルスＣＬＫの周
波数と制御信号ＣＴＬにより制御されるカウンタ１０の
カッ２１〜時間によって決定される。従来の構成では、
カウンタ１０に加えられるクロックパルスＣＬＫの周波
数を高くし、カウンタ１０のカウント時間を長くすれば
、測定分解能を高めることができる。

しかしながら、クロックパルスＣＬＫの周波数を高くし
た場合には回路素子としてタロツクパルスの周波数に応
じてｊ布速索子を用いなければならす、コス１〜か高く
なるという問題があり、まな、カウント時間を長くする
と測定時間が長くなり、高速測定か行えなくなるという
問題があった。

本発明の目的は、このような点に鑑みてなされたもので
、ＰＷＭ信号と、同期化ＰＷＭ信号との差を測定して、
高分解能な帰還形パルス幅変調方式ＡＤ変換器を提供す
ることにある。

く問題点を解決するための手段〉 このような目的を達成するための本発明は、矩形波信号
発生手段と、 正負一対の基準電圧を出力する基準電圧源と、この基準
電圧源の出力を選択的に送出するスイッチと、 前記矩形波信号７前記スイツチを介して与えられる基準
電圧および被変換アナログ入力信号を加算して積分する
積分器と、 この積分器の出力信号と零電位を比較し、被変換アナロ
グ入力信号（ｖｌ）に対応したパルス幅のＰＷＭ信号を
得ると共に、このＰＷＭ信号を前記スイッチの駆動信号
として出方する比較器と、前記矩形波信号の周期よりも
短い周期（τ０）のクロック（ＣＬＫ０）を出方するカ
ウントクロックパルス発生手段と、 前記比較器の出力（ＰＷＭ）を前記クロック（ＣＬＫ０
）に同期させ、同期化パルス幅信号（Ｃ−ＰＷＭ）を得
るフリップフロップと、このフリップフロップの出力に
より前記クロック（ＣＬＫ０）をゲートして送出するゲ
ートと、このゲートの出力クロックを計数するカウンタ
と、 前記比較器の出力（ＰＷＭ）と、クロック（ＣＬＫ０）
と、このクロック（ＣＬＫ０）とは周期か僅かに異なる
タロツク（ＣＬＫｌ）とを受け、前記同期化パルス幅信
号（Ｃ−ＰＷＭ）と前記比較器の出力（ＰＷＭ）の前縁
時間差（τ　）を計測するための第１の時間差計測回路
と、前記比較器の出力（ＰＷＭ）と、クロック（ＣＬＫ
Ｏ）と、このクロック（ＣＬＫＯ）とは周期が僅かに異
なるクロック（ＣＬＫｌ）とを受け、前記同期化パルス
幅信号（Ｃ−ＰＷＭ）と前記比較器の出力（ＰＷＭ）の
後縁時間差（τ。）を計測するための第２の時間差計測
回路と、前記カウンタと、第１および第２の時間差Ｊ」
測回路でのカウント値を基に、前記比較器より出力され
るパルス幅（ＰＷＭ）の時間幅を演算により求める演算
器 を具備したことを特徴とする。

く作用〉 従来と同様な方法によりクロックＣｌ、　Ｋ　ＯでＰＷ
Ｍ時間幅を測定すると共に、第１と第２の時間差計測回
路によりタロツクＣＬＫＯより僅かに周期の異なるクロ
ックＣＬ　Ｋ　１を使用してＰＷＭ信号と同期化ＰＷＭ
信号との時間差（前縁および後縁における時間差）を測
定する。

〈実施例〉 以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係る帰還形パルス幅変調方式ＡＤ変換器の一実施
例を示す構成図である。図において、特に第４図に示す
従来例と同等な部分には同一符号を付し、その部分は改
めて説明しない。

Ｒは入力抵抗、Ｒは基準電圧側の入力抵抗、Ｒは矩形波
信号側の入力抵抗である。なお、矩形波信号側の入力抵
抗Ｒと矩形波信号発生器２の間にはコンデンサＣ［が接
続されている。

９ａはゲートで、第１の入力にはフリップフロップ６の
出力（クロックＣＬ　Ｋ　ｏで同期化された１）　Ｗ　
Ｍ信す：Ｃ−ＰＷＭ）が人力され、第２の入力にはカウ
ントクロック発生器５からのクロックＣＬＫＯか人力さ
れ、フリップフロツー出力とクロックＣＬＫｏの反転信
号とのナンド（論理演算ＮＡＮＤ）か行われ、ＣＯＵ　
Ｎ　Ｔ−ＣＬ　Ｋとして出力される。１０はこのＣＯＵ
　Ｎ　Ｔ　−ＣＬ　Ｋをカウントするカウンタである。

スイッチ８は比較器４の出力（ｐ　ｗ　Ｍ　（Ｂ号）で
駆動される。

２０は、比較器４の出力ＰＷＭと前記同期化されなＰＷ
Ｍ信号Ｃ−１１）　Ｗ　Ｍとの前縁において生じる時間
差τＳを測定するための第１の時間差測定１ ２ 回路である。また３０は同様にｐ　Ｗ　Ｍ　ｔ＠号とＣ
ＰＷＭ信号との後縁において生ずる時間差τ　を測定す
るための第２の時間差測定回路である。

第１の時間差測定回路２０において、２１はＰＷＭ信号
を反転するインバータ、２２は外部クロックＣＬ　Ｋ　
１の周期を保ちなからＰＷＭ信号の前縁に位相同期さぜ
な信号Ｌ−ＣＬ　Ｋ　、を得るＰＬ■、（Ｐｈａｓｅ　
Ｌｏｃｋｅｄ　Ｌｏｏｐ　）回路である。外部クロック
ＣＬ　Ｋ１はタロツクＣＬＫｏ　（周期τ０）と周期が
わずかに異なるタロツクである。

２３はクロックＣＬＫ　　とＬ　−ＣＬ　Ｋ　１の位相
差を検出する位相差検出回路、２４は比較器で、位相差
検出回路２３の出力を比較電圧４０と比較し、位相差検
出回路２３の出力の位相Ｏを検出する。

２５はインバータ２１で反転されたＰＷＭ信号の前縁で
出力がアクティブとなり、位相０検出信号（ＣＬＯ８Ｅ
１）で出力がノンアクティブとなる信号ＥＸＰＡＮＤ１
を発生ずるゲート回路である。

２６はツー１−回路２５より出力される信号ＥＸＰＡＮ
Ｄ　　でツー１〜を制御し、Ｌ　−Ｃｉ、　Ｋ１を通過
させるツー１〜である。２７はツー１〜２６を通過した
りＬ！ｙりを計数するカウンタである。

第２の時間差測定回路３０は、インバータ２１が無い点
を除けば第１の時間差測定回路１０と同等の回路構成で
ある。たたし、ツーｌ〜３６においてＥ　Ｘ　Ｐ　Ａ　
Ｎ　Ｄ　２でツー１〜するり１１ツクは、Ｐ　ＬＬ回路
３２の出力ｌ−７−ＣＬ　Ｋ　２である。

５０はカウンタで、カウンター０の出力値、カウンタ２
７の出力値およびカウンタ３７の出力値、クロックＣＬ
Ｋｏとｃ　Ｌ　Ｋ　１の周期τ０とτ１から、ＰＷＭ幅
を求める演算器である。

なお、位相差検出回路２３．３３の一具体例を示せば第
２図のような構成である。すなわち、クロックＬ−ＣＬ
Ｋは入力端■Ｎ１より第１のツー１−２３１に入りフリ
ップフロップ２３３のセラ１へ信号となり、クロックｃ
　Ｌ、　Ｋ　ｏは入力端ＩＮ２より第２のゲート２３２
に入りフリップフロラ１２３３のリセッ１へ１言号とな
る。

たたし−ツー１−２３１はフリップフロラ１２３３の反
転出力Ｑでツー１〜されており、他方ツーｌ−２３２は
フリップフロップ２３３の出力Ｑてツーｌ〜されている
。しなかって、Ｌ−ＣＩ−Ｋ　１か入るとフリップフロ
ラ１２３３のＱ出力がＨＩ　Ｇ　Ｈとなり、そのｆ＆　
ＣＬ　Ｋ　ｏか入るとＱ出力はＬＯＷとなる。フリップ
フロップのＱ出力は２つのり１コツクの位相差に応じた
時間幅のパルス幅信号となる。

このようにして出力されるパルス幅信−りは、後段の抵
抗２３４とコンデンサ２３５でなる積分回路により平滑
化され、実質的に直流出力となって出力される。

また、比較電圧４０（ＶＣ）は零より少し大きな値でよ
く、正確さは要求されない。なぜなら、後述するように
、位相検出において位相Ｏから位相２πへ遷移するエツ
ジの検出のみに使用するなめである。

このような構成における動作を第３図を参照して次に説
明する。入力Ｖ　、基準電圧源の電圧■Ｓ、およびＰＷ
Ｍ信号の時間幅１゛−と’Ｅ’　（−の間には、次の関
係が成立する。

ここて゛、Ｔ−＋ｉ’ヤー′Ｆて゛あるから、となる。

一方。

′Ｉ’　　＝Ｔ″０士τＳ−τ。　　　　　　　（３）
である。

第１の時間差測定回路２０のツー１〜２５の出力ＥＸＰ
ＡＮＤ１は、ＰＷＭ信号の立ち上がりの時点て立ち上が
り、Ｌ　−ＣＬ　Ｋ　、に対するクロックＣＬＫｏの位
相のずれが１度２πになったときに立ち下がる。また第
２の時間差測定回路３０のツー１〜３５の出力ＥＸＰＡ
ＮＤ２は、ｐ　Ｗ　Ｍ　ｔＳ号の立ち下がりの時点て立
ち上がり、Ｌ−ＣＬＫｌに対するタロツクＣＬＫｏの位
相のずれが１度２πになったときに立ち下がる。このよ
うな各Ｅ　Ｘ　Ｉ）ＡＮＤ信号によりゲートされた各ク
ロック（Ｌ　−ＣＬＫｌとＬ−ＣＬＫｌ）をカラン）〜
したカラン５ ６ り２７と３７のカラン）〜値をそれぞれＣＯＬＪ　Ｎ　
Ｔ　　とＣ０ＵＮＴ２とする。このとき次の関係が成立
する。

’ｆ゛　＝Ｃ０ＵＮＴＯｘτ０ ＋（ＣＯＵＮＴ　　−ＣＯｔＪＮＴ、、）１ｏ　　　　
　　　　　　　（７，） の関係が得られる。

この（７）式はクロックＣＬ　Ｋ　ｏの１周期未満の前
縁τ　、後縁τ。を拡大して計数できることを示してい
る。例えば、 Ｌ　：４／　３　ＰＩＳ　（ｆｏ　；２４ＭＨ１：）τ
、・４ρＫ（ｆ、・２！；ＭＨり を４／ア／（４７丁−４ρ）２２５　カラ刈・に拡大で
きる６ 演算器５０では上記（７）式に基づく演算を行って被変
換アナログ入力信−弓■・に対Ｊ１６シたデジタル値を
得ることかできる。

このようにして、ＰＷＭ方式によるＡＤ変換の分解能を
上げることかできる。

〈発明の効果〉 以上説明したように、本発明によれは、ＰＷＭ信号と同
期化ＰＷＭ信づとの差をも測定してＰＷＭ時間幅を高分
解能で測定でき、実用」二の効果は大きい。

【図面の簡単な説明】

第１図は本発明に係る帰還形パルス幅変調方式ＡＤ変換
器の一実施例を示す構成図、第２図は位相差検出回路の
一例を示す構成図、第３図は動作を説明するためのタイ
ミングチャート、第４図は従来の帰還形パルス幅変調方
式ＡＤ変換器の一例を示す構成説明図、第５図は第４図
における動作を説明するためのタイミングチャートであ
る。 １・・・被変換アナログ電圧入力端子、２・・・矩形波
信号発生器、３・・・積分器、４・・・コンパレータ、
５・・カウントクロック発生器、６・・・フリップフロ
ップ、９ａ・・・ツー１−５１０，２７．３７・・・カ
ウンタ、２０・・・第１の時間差測定回路、３０・・・
第２の時間差測定回路、２１・・・インバータ、２２．
３２・・・ＰＬＬ回路、２３．３３・・・位相差検出回
路、２４゜３４・・・比較器、２５．２６．３５．３６
・・・ゲート、４０・・・比教電圧、５０・・・演算器
。

Claims (1)

1. 【特許請求の範囲】 矩形波信号発生手段と、 正負一対の基準電圧を出力する基準電圧源と、この基準
   電圧源の出力を選択的に送出するスイッチと、 前記矩形波信号、前記スイッチを介して与えられる基準
   電圧および被変換アナログ入力信号を加算して積分する
   積分器と、 この積分器の出力信号と零電位を比較し、被変換アナロ
   グ入力信号（Ｖ＿ｉ）に対応したパルス幅のＰＷＭ信号
   を得ると共に、このＰＷＭ信号を前記スイッチの駆動信
   号として出力する比較器と、前記矩形波信号の周期より
   も短い周期（τ＿０）のクロック（ＣＬＫ＿０）を出力
   するカウントクロックパルス発生手段と、 前記比較器の出力（ＰＷＭ）を前記クロック（ＣＬＫ０
   ）に同期させ、同期化パルス幅信号（Ｃ−ＰＷＭ）を得
   るフリップフロップと、このフリップフロップの出力に
   より前記クロック（ＣＬＫ＿０）をゲートして送出する
   ゲートと、このゲートの出力クロックを計数するカウン
   タと、 前記比較器の出力（ＰＷＭ）と、クロック（ＣＬＫ＿０
   ）と、このクロック（ＣＬＫ＿０）とは周期が僅かに異
   なるクロック（ＣＬＫ＿１）とを受け、前記同期化パル
   ス幅信号（Ｃ−ＰＷＭ）と前記比較器の出力（ＰＷＭ）
   の前縁時間差（τ＿ｓ）を計測するための第１の時間差
   計測回路と、 前記比較器の出力（ＰＷＭ）と、クロック（ＣＬＫ＿０
   ）と、このクロック（ＣＬＫ＿０）とは周期が僅かに異
   なるクロック（ＣＬＫ＿１）とを受け、前記同期化パル
   ス幅信号（Ｃ−ＰＷＭ）と前記比較器の出力（ＰＷＭ）
   の後縁時間差（τ＿ｅ）を計測するための第２の時間差
   計測回路と、 前記カウンタと、第１および第２の時間差計測回路での
   カウント値を基に、前記比較器より出力されるパルス幅
   （ＰＷＭ）の時間幅を演算により求める演算器 を具備したことを特徴とする帰還形パルス幅変調方式Ａ
   Ｄ変換器。