JPH02140010A - 低周波帯域デジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、時系列で入力されるデータを所定のアルゴリ
ズムに基いて処理し、時系列データとして出力する低周
波帯域デジタルフィルタに関する。

（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号９Ｉ！、埋装置（デジタル・シグナル・
プロセッシング・システム：　ＤＳＰシステム）である
。

近年、デジタル回路のＬＳＩ化が急速に進み、ワンチッ
プ上にＤＳＰシステムが容易に実現できるようになり、
更に、アナログ信号処理に比べて高精度処理が可能、パ
ラメータの設定により任意の特性が安定して均一に得ら
れる、無調整化が可能となる等の特徴を有するため、Ｄ
ＳＰシステムが急速に実用化されるようになった。また
、ＤＳＰシステムの応用範囲は、音声信号処理、通信信
号処理、計測信号処理、画像信号処理、地震波信号処理
、水中音響信号処理等に広がり利用されている。

また、オーディオ分野に於いてもＣＤ（コンパクト・デ
ィスク）プレーヤやＤＡＴ　（デジタル・オーディオ・
テープ）プレーヤの如く、オーディオ信号のデジタル処
理化が進むに伴って、オーディオ信号をデジタル処理す
るＤＳＰシステムが実用化されている。

従来のＤＳＰシステムは、デジタルフィルタを容易に形
成できるように第７図に示すアーキテクチャを有してい
る。

第７図に於いて、データバス（１）には、入出力回路（
Ｉｌｏ）（２）、データＲＡＭ（２）、乗算器（３）、
演算回路（ＡＬＵ）（４）、アキュームレータ（ＡＣＣ
）（５）等が接続され、データＲＡ　Ｍ　（２）の出力
とデータＲＯＭ（６）の出力が乗算器（３）に接続され
、乗′！Ｊ、器（３）の乗算結果出力がＡ　Ｌ　Ｕ　（
４）の一方の入力に印加されている。これらの各回路は
、プログラムＲＯＭ　（７）から順次読み出される命令
を解読するデコータ（８）からその命令に応じて出力さ
れるマイクロコード信号によって制御される。

ところで、オーディオの信号処理に於いて、グラフィッ
クイコライザを実現する場合、第８図に示される２次の
直接型ＦＩＲフィルタを複数段縦続接続することによっ
て得られる。第８図のＩＩＲ型フィルタは、 ’Ｉ’１＝ＣＩＸｌ＋Ｃ！Ｘ、ｌ−１＋　ＣＩｘｌ−＊
　＋Ｃ４Ｙｌ−１＋　ＣｓＹ＋−ｔ・・・・・・・・・
（１）式 （Ｃ＋、　Ｃ！、　Ｃｓ、　Ｃ４，Ｃｓはフィルタ特性
を決定する定数） の積和演算を行うものであり、（２９）で示される２″
′は単位時間（ここではサンプリンダ周期）の遅延素子
であり、（３０）は定数Ｃ１〜Ｃ６の乗算素子、（３１
−）は加算素子である。

このデジタルフィルタをＤＳＰシステムで実現する場合
には、フィルタ内の節点の計算順序を決定して、プログ
ラムを作成し、そのプログラムをプログラムＲＯＭ　（
７）に格納すると共にデータＲＯＭ（６）内に計算式の
定数を格納しておく。そして、プログラムを実行するこ
とにより、積和演算が為され、演算結果はデータＲＡＭ
（２）に順次記憶される。

（・・）発明が解決しようとする問題点グラフィックイ
コライザ機能は、中心周波数の異なるデジタルフィルタ
を多段縦続接続したものとして実現でき、各々の段に於
いて、（１）式の積和演算を行っている。

しかしながら、中心周波数が２００Ｈｚ程度の低周波帯
域のデジタルフィルタの場合、積和演算を行う定数の少
数点以下の有効桁が長くなり、限られたビット数、例え
ば１６ビツトで積和演算を行うと演算精度が劣化し、フ
ィルタ特性が悪化して、低域でのオーディオ信号が歪む
等の欠点があった。

また、低周波帯域での演算精度を上げるためには、定数
のビット数及び乗算器のピント数を増す必要があり、そ
のため、定数を記憶するメモリや乗算器が大きくなり、
集積回路化する際の障害となる不都合がある。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
所定の時間単位毎に入力されるデジタルデータを前記時
間単位で遅延する複数の第１の遅延手段と、前記入力さ
れたデジタルデータ及び前記第１の遅延手段の各遅延出
力に各々定められた定数を乗算する第１の乗算手段と、
出力デジタルデータを前記時間単位で遅延する複数の第
２の遅延手段と、該第２の遅延手段の各遅延出力に各々
定められた定数を乗算する第２の乗算手段と、前記第１
の乗算手段の各出力と前記第２の乗算手段の各出力を加
算する第１の加算手段と、該第１の加算手段の加算結果
に定数を乗算する第３の乗算丁段と、前記入力されたデ
ジタルデータがら出力されたデジタルデータを減算する
減算手段と、該減算手段の出力を前記時間単位で遅延す
る第３の遅延手段と、該第３の遅延手段の所定出力に所
定の定数を乗算する第４の乗算手段と、前記入力された
デジタルデータ、前記第３の乗算手段の乗算結果、前記
第４の乗算手段の乗算結果、及び、前記第３の遅延回路
の出力デジタルデを加算する第２の加算手段とによって
低周波帯域デジタルフィルタを構成したことを特徴とす
る。

（４ｔ）作用 り述の手段によれば、デジタルフィルタを実現する（１
）式の定数Ｃ，，Ｃ，，Ｃ，・・・・・・を低周波帯域
の場合には、α＋β・δ〔αは定数にもっとも近い整数
、βは整数ａと定数の差を各定数を共通の定数δ（δく
く１）で割った値〕の形に分割し、入力されたデータに
対して各々の定数βの積和演算を行った後、定数δを乗
算し、該乗算結果に各々の定数αと入力されたデータの
積和演算の結果を加減算することができる。

これにより、各々の定数の少数点以下は、β・δの如く
、有効数字βと１以下の非常に小さい共通定数δの積と
して表わされるため、βは限定された少ないビット数、
例えば１６ビツトで表わされ、データとの積和演算を精
度良く行うことができる。そして、βの積和演算の結果
にδを乗算することで小数点以下の部分の演算結果が求
められる。一方、整数部分αとデータの積和演算を行っ
て、両方を加算することにより、全体としての演算結果
を得ることができ、低周波帯域での演算を１６ビツトの
データ長で十分精度良く行え得る。

（へ）実施例 第１図は本発明の実施例を示す低周波帯域デジタルフィ
ルタの回路図である。図において、（２９）で示される
Ｚ−Ｉは単位時間（ここではサンプリング周Ｍ）の遅延
素子であり、サンプリング信号によって動作するラッチ
回路やメモリによって構成することができる。（３０）
は定数の乗算素子、（３１）は加算素子であり、乗算回
路及び加算回路によって構成される。

第８図に示された従来のデジタルフィルタの場合、中心
周波数が２００Ｈｚ程度の低周波帯域になると、定数Ｃ
１〜Ｃ３の有効桁数は、１６ビツトで表わすことができ
なくなる。そこで、本発明に於ては、各定数をα＋β・
δという形に変換する。

即ち、αは、定数の最も近い整数であり、βは整数αと
元の定数Ｃとの差を１より小さい数δで割った商である
。中心周波数を２００１−１ｚとすると定数０１〜Ｃ，
は、 Ｃ＋　＝　１　＋　ａ・δ Ｃ，＝−２＋ｂ・δ Ｃ５＝１＋ｃ・δ Ｃ，＝２＋ｄ・δ ｃｉ＝＋＋−１＋ｅ・δ となる。ここでδは１／２”　　（口は整数）とする。

これらを（１）式に代入すると Ｙ＋＝Ｌ−２Ｌ−＋＋Ｌ−ｔ＋２Ｙ＋−＋−Ｙ＋−ｆ＋
δ（ａＸ、＋ｂＸ＋−＋＋　ＣＸ＋−ｘ＋ｄＹ＋−＋＋
　ｅＹｌ−ｓ）＝Ｘｌ−２（Ｘ＋−＋−’ｌ’１−１）
＋Ｘｌ−１−Ｙ＋−＊＋δ（ａＸ＋　ｂＸｌ−＋　＋　
ＣＬ−＊＋　ｄＹ＋−１＋ｅＹ＋−＊）となる。

第１図はこの積和演算を実現する回路である。即ち、ａ
Ｘ＋　＋　ｂＬ−＋　＋　ＣＬ−ｓ＋　ｄＹ＋−＋　＋
　ｅＹｌ−＊の演算結果を求めてδを乗算し、該乗算結
果に入力データ島と、２サンプリング前のデータＸ＋−
ｔ−Ｙ＋−ｔを加算し、更に、その結果から、１サンプ
リング前のデータＸ　ｌ−Ｈ−Ｙ　１−１に２を乗算し
たものを引いて、出力データＹ、を算出する。従って、
１６ビツトで十分有効桁が表わされる定数ａ　＋　　ｂ
　＋　　Ｃ＋　　ｄ　＋　　ｅを用いて積和演算を行う
ので小数点以下の演算精度が向上する。

第２図は、グラフィックイコライザを実現する回路であ
る。即ち、第１図及び第８図に示されたフィルタを縦続
接続したものであり、１段目では、入力データがｘｌ、
定数がＡ、Ｂ、Ｃ，Ｄ。

Ｅ、出力がｙｌであり、２段目では、入力データがｙｌ
、定数がａ、ｂ、Ｃｖ　ｄ＋　　ｅ＊　δ、２．出カデ
ータが２．となる。

第１図及び第２図に示されたデジタルフィルタは、ＤＳ
Ｐを用いてプログラムソフトで実現することら可能であ
る。

第３図は、デジタルフィルタ実現する場合に好都合なオ
ーディオ用ＤＳＰのブロック図であり、一対のデジタル
処理回路（９）（１０）と、該デジタル処理回路（９）
（１０）のデータバス（ＢＵＳＩ）（ＢＵＳ２）（１１
）に接続されたデータ入出力回路（１２）と、同様にデ
ータバス（１１）に接続されたインターフェイス回路（
１３）と、これらデジタル処理回路（９）（１０）、デ
ータ入出力回路（１２）、及び、インターフェイス回路
（１３）の動作を制御する制御回路（１４）とから構成
される。

データバス（１１）は、各々８ビツト×３の２４ビツト
構成である。データ入出力゛回路（１２）は、入力端子
ＩＮに外部から印加された１６ビツトの左チャンネルと
右チャンネルのサンプリングデータ（例えば、ＣＤプレ
ーヤの場合はサンプリング周波数が４４．１Ｋ）Ｉｚの
データ）をシリアルに入力５し、左チャンネルのデータ
はデータバス（１１）のＢＵＳＩに、右チャンネルのデ
ータはデータバス（１１）のＢＵＳ２に送出し、更に、
データバスＢＵＳ１に送出された処理済の左チャンネル
のデータとデータバスＢＵＳ２Ｌ、送出された処理済の
右チャンネルのデータを受は取り、出力端子ＯＵＴから
交互にシリアル出力するものである。インターフェイス
回路（１３）は、ＤＳＰシステムとマイクロコンピュー
タ（不図示）の間のデータ送受を行うものであり、マイ
クロコンピュータから印加されたデジタルフィルタの定
数等をデータバス（１１）に各々送出し、また、データ
バス（１１）に送出されたシステムスティタスデータ等
を受は取りマイクロコンピュータに送出するものである
。データ処理回路（９）は左チャンネルのデータ処理用
で、データ処理回路（１０）は右チャンネルのデータ処
理用であり、各々全く同じ構成から成る。即ち、データ
処理回路（９）（１０）は、データバス（１１）、デー
タＲＡ　Ｍ　（１５）、定数ＲＡ　Ｍ　（１６）、定数
ＲＯＭ　（１７）、アドレスポインタ（１８）（１９）
（２０）、乗算器（ＭＵＬ）（２１）、Ａ　Ｌ　Ｕ　（
２２）、アキュームレータ（ＡＣＣ）（２３）、テンポ
ラリ−レジスタ（ＴＭＰＩ、ＴＭＰ２、・・・・・・）
　（２４）を有している。データＲＡＭ（１５）は、デ
ータ入出力回路（１２）から送出された処理前のデータ
及び演算処理後のデータを記憶する２４ビツト×１２８
の容量を持つ第１のＲＡ　Ｍであり、データバス（１１
）及び乗算器（２１）の入力に接続される。定数ＲＡ　
Ｍ　（１６）は、インターフェイス回路（１３）から送
出されるデジタルフィルタの係数等の定数を記憶する１
６ビツ）ｘ２５６の容量を持つ第２のＲＡＭであり、デ
ータバス（１１）及び乗算５（２１）の他方の入力に接
続される。アドレスポインタ（１８）は、８ビツトで構
成されデータＲＡＭ（１５）のアドレス指定を行うもの
であり、制御回路（１４）から出力されるマイクロコー
ドｌＮＣｌ及びＤＥＣＩで制御され、保持しているアド
レスデータをインクリメント（＋１）及びデクリメント
（−１）する機能を備えると共に、プログラムによって
任意の値が設定できるレジスタと、設定された値とアド
レスデータを比較する回路を内蔵し、ア、ドレスデータ
をインクリメントした結果が設定値を越えるとｒＱＪに
なり、デクリメントの結果が「０」未満になると設定値
になる機能、即ち、「０」と設定値の間を循環する機能
を有している。この循環アドレス指定機能を使用してデ
ジタルフィルタの積和演算を簡単化している。また、ア
ドレスポインタ（１９）は、定数Ｒ，Ａ　Ｍ　（１６）
のアドレスを指定する１０ビツトのポインタであり、制
御回路（１４）から出力されるマイクロコードｌＮＣ２
で制御され、アドレスデータをインクリメントする機能
と、制御回路（１４）から出力されるマイクロコードＣ
ＬＥＡＲ２によって「０」にクリアされる機能を有して
いる。更に、アドレスポインタ（２０）は、定数ＲＯＭ
　（１７）のアドレスを指定する８ビツトのポインタで
あり、制御回路（１４）から出力されるマイクロコード
ＤＥＣ３によってアドレスデータをデクリメントする機
能を有している。

乗算器（２１）は、２４ビツト×１６ビツトの乗算をす
るものであり、六入力は２４ビツト、Ｂ入力は１６ビツ
トで、その乗算結果は１サイクル後に確定するものであ
る３更に、乗算器（２１）の六入力とＢ入力には、入力
選択回路ＭＰＸＡとＭＰＸＢが設けられ、入力選択回路
ＭＰＸＡは、制御回路（１４）からのマイクロコードＡ
−ＢＵＳによりデータバス（１１）を選択し、マイクロ
コードＡ−ＤＲＡＭによりデータＲＡ　Ｍ　（１５）を
選択して六入力に印加し、入力選択回路Ｍ　Ｐ　Ｘ　Ｂ
は、マイクロコードＢ−Ｂｕｓによりデータバス（１１
）を選択し、マイクロコードＢ−ＣＲＡＭにより定数Ｒ
ＡＭ（１６）を選択し、マイクロコードＢ−ＣＲＯＭに
より定数ＲＯＭ　（１７）を選択してＢ入力に印加する
。乗算結果は３２ビツトで出力される。

ＡＬじ（２２）は３２ビツトの演算回路であり、方に入
力された３２ビツトの乗算結果と他方に入力された３２
ビツトのＡ　ＣＣ（２３）のデータをマイクロコードＡ
ｄｄによって加算処理して、その結果をＡ　ＣＣ（２３
）に転送する。Ａ　ＣＣ（２３）の３２ピントのうち、
上位２４ビツトはデータバス（１１）と接続され、下位
８ビツトは補助バス（２５）によってテンポラリ−レジ
スタ（２４）の下位８ビツトと接続されている。テンポ
ラリ−レジスタ（２４）は、３２ビツトのレジスタＴＭ
ＰＩ、ＴＭＰ２・・・・・・ＴＭＰ８で構成され、３２
ビツトのデータを最大８個保持するレジスタであり、各
々の上位２４ビツトはデータバス（１１）と接続される
。データバス（１１）と補助バス（２５）によって、テ
ンポラリ−レジスタ（２４）とＡ　ＣＣ（２３）間で３
２ビツトデータの転送が行われる。

制御回路（１４）は、プログラムを記憶するプログラム
ＲＯＭ（２６）と、プログラムＲＯＭ（２６）のアドレ
スを指定するプログラムカウンタ（ＰＣ）（２７）と、
読み出された命令を解読するインストラクションデコー
ダ（１−ＤＥＣ）　（２８）とを有する。

プログラムＲＯＭ　（２６）は、３２ビツト×５１２の
容量を有し、デジタルフィルタを実現するためのプログ
ラム、及び、その他必要なプログラムが格納される。イ
ンストラクションデコーダ（２８）は、命令を解読して
マイクロコードを出力するものであり、アドレスポイン
タ（１８）（１９）（２０）を制御するｌＮＣｌ、ｌＮ
Ｃ２，ＤＥＣＩ、ＣＬＥＡＲ２゜ＤＥＣ３や、入力選択
回路ＭＰＸＡ、ＭＰＸＢを制御するＡ−ＢＵＳ、Ａ−Ｄ
ＲＡＭ、Ｂ−ＢｔＪＳ、Ｂ−ＣＲＡＭ、Ｂ−ＣＲＯＭ、
あるいはＡＬＵ　（２２）を制御するＡＤＤ、ＴＨＲ等
を出力する。

このマイクロコードは、各々データ処理回路（９）（１
０）の各部の共通する回路に印加されるため、つの命令
の実行によってデータ処理回路（９）（１０）を同時に
同一の制御が行われる。

第３図に示されたＤＳＰシステムに於いて、デジタルフ
ィルタを構成するために必要な命令の例を第４図に示す
。第４図に於いて、ＭＵＬ命令は乗算命令であり、乗算
器（２１）の入力Ａ及び入力Ｂに入力される対象を選択
し、乗算を行わせるものである。ＡＰ命令は、アドレス
ポインタ（１８）（１９）（２０）のインクリメント、
デクリメントあるいはクノアを行うものである。ＡＬＵ
命令はＡ　Ｌ　Ｕ　（２２）の制御命令であり、ＡＬＵ
ＡＤＤは、入力された２つのデータをＡ　Ｌ　Ｕ　（２
２）で加算し、加算結果をＡ　ＣＣ（２３）に保持させ
、ＡＬＵＳＵＢは一方の入力のデータから他方の入力の
データを減算し、減算結果をＡ　ＣＣ（２３）に保持さ
せ、ＡＬＵＴＨＲは、Ｎｌ算！（２１）からの乗算結果
をそのままＡＣＣ（２３）に保持させる命令である。Ｒ
ＡＭ　Ｉ　Ｄ、　ＴＭＰＩＤ、ＴＭＰ２Ｄ、ＴＭＰ３Ｄ
はストア命令であり、データバス（１１）のデータをデ
ータＲＡＭ（１５）、テンポラリ−レジスタ（２４）に
記憶させる。ＡＣＬＳ、ＴＭＰＩＳ、ＴＭＰ２Ｓ、ＴＭ
Ｐ３Ｓは転送命令であり、Ａ　ＣＣ（２３）、テンポラ
リ−レジスタ（２４）のデータをデータバス（１１）及
び補助バス（２５）に送出する命令である。

次に、第３図に示されたＤＳＰシステムを用いて、第２
図に示されるようなグラフィックイコライザを実現する
方法を説明する。

第５図は、第２図のデジタルフィルタを実現するプログ
ラムを示す図であり、第６図は、データＲＡ　Ｍ　（１
５）、定数ＲＡ　Ｍ　（１６）、及びテンポラリ−レジ
スタ（２４）に記憶されるデータの割付は図である。第
５図のプログラムにより定数の乗算は、Ｃ＋　　Ｂ　＊
　Ａ　＋　　Ｅ　＋　Ｄ　＋　　Ｃ＋　　ｂ　＊　　ａ
　＋　　ｅ　＋　　ｄの順で行うために定数ＲＡ　Ｍ　
（１６）のアドレス「０」から１゛９」までには、同一
順序で定数が格納される。

一方、データＲＡ　Ｍ　（１５）には、Ｘｌ＋　　Ｙ　
ｌ＋　　Ｚｌのデータが３アドレスおきに書き込まれる
が、サンプリング周期、即ち、１つの入力データＸ、ゆ
、（二対する演算処理毎に、１アドレスずらしてＸ３’
ｉ＋１ｌＺｌ。１を書き込むことにより、遅延素ｆ−（
２９）による遅延データを作成している。よって、第２
図に示されたデジタルフィルタの場合には、アドレスポ
インタ（１８）は「ｏ」〜「７」の循環アドレス指定、
及び、アドレスポインタ（１９）は「０」〜「９」の循
環アドレス指定となるようにｔめプログラムによって、
設定しておく。

ここで、入力データＸ、に対して第５図のプログラムの
ステップ「Ｏ」を実行する時点に於いて、データＲＡ　
Ｍ　（１５）の内容が第６図（イ）の如くであり、アド
レスポインタ（１８）（１９）が共にアドレスｒ□、で
あるとき、ステップ「ｏ」が実行されると、乗算器（２
１）の入力Ａ及びＢには、データＲ、ＡＭ（１５）のア
ドレス「０」に記憶されている。

データｘ＋−ｔ（２サンプル前の入力データ）と定数Ｒ
Ａ　Ｍ　（１６）のアドレス「０」に記憶されている係
数Ｃが印加されるが、その乗算結果は、次のステップで
確定し出力される。また、ステップ「０」の最後に、命
令ＡＰＩ　ＩＮＣ，ＡＰ２１ＮＣにより、アドレスポイ
ンタ（１８）（１９）が共にインクリメントされ、その
内容が「１」となる。

ステップ「ｌ」が実行されると、ステップ「Ｏ」と同様
にデータＲＡ　Ｍ　（１５）と定数ＲＡＭ（１６）が乗
算器（２１）の入力として選択され、各々、アドレス「
１」に記憶されたデータｘ１−１と定数Ｂが乗算器（２
１）に印加される。また、前回のステップ「０」で乗算
された結果は、命令Ａ　Ｌ　Ｕ　Ｔ　ＨＲニヨリ、Ａ　
Ｌ　Ｕ　（２２）を素通りし１：　Ａ　ＣＣ（２３）に
最初の乗算結果Ｃ’Ｘ＋−＊がストアされる。ステップ
「１」の最後に、命令ＡＰＩ　ＩＮＣ，ＡＰ２１ＮＣに
より、アドレスポインタ（１８）（１９）がインクリメ
ントされ、その内容はアドレス「２」となる。

次に、ステップ「２」が実行されると、命令ＭＵＬＡ−
ＢＵＳ、Ｂ−ＣＲＡＭｉ：よｔ）、乗算器（２１）の入
力Ａにはデータバス（１１）、入力Ｂには定数ＲＡ　Ｍ
　（１６）カ！択さｉる。一方、命令ＴＭＰ　Ｉ　Ｓに
より、テンポラリ−レジスタＴＭＰ　ｌの内容がデータ
バス（１１）に送出され、命令ＲＡＭＩＤによ）、デー
タバス（１１）に送出されたデータが、アドレスポイン
タ（１８）で指定されるデータＲＡ　Ｍ　（１５）のア
ドレス「２」にストアされる。このとき、テンポラリ−
レジスタＴＭＰ　１には、サンプリング周ｊυｊ毎にデ
ータ入力回路（１２）に外部から印加された入力データ
ｘ１が予めストアされている。従って、入力データｘ１
は、乗算器（２１）によって定数ＲＡ　Ｍ　（１６）か
ら読み出された定数Ａと乗算されると共に、データＲＡ
　Ｍ　（１５）のアドレス「２」にストアされる。一方
、命令ＡＬＵＡＤＤにより、ＡＣＣ（２３）にストアさ
れているＣ−ｘ、−、とステップ「ｌ」の乗算結果Ｂ’
Ｘ＋−＋の加算が行われ、その結果Ｂ’Ｘ１−＋　＋　
Ｃ−Ｘｌ−＋がＡ　ＣＣ（２３）にストアされる。

ステップ「２」の最？麦に、アドレスポインタ（１８）
（１９）がインクリメントされ、その内容はアドレス「
３」となる。

ステップ「３」が実行されると、乗算器（２１）の・入
力Ａ及びＢには、データＲＡＭ（１５）と定数ＲＡλ１
　（１６）のアドレス「３」にストアされているデータ
ｙ１−８と定数Ｅが印加され、命令ＡＬＵＡＤＤにより
、ステップ「２」の乗算結果Ａ−ｘ＋とＡＣＣ（２３）
の内容Ｂ−Ｘ＋−＋＋Ｃ−Ｘ＋−ｘがＡ　Ｌ　Ｕ　（２
２）に於いて加算され、加算結果Ａ−ｘ＋＋Ｂ−ｘ＋−
＋＋Ｃ−Ｘ＋−＊がＡＣＣ（２３）にストアされる。ス
テップ「３」の最後にアドレスポインタ（１８）（１９
）がインクリメントされ、アドレス「４」となる。

ステップ「４」が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲＡ　Ｍ　（１５）と定数ＲＡＭ
　（１６）のアドレス「４」にストアされているデータ
Ｙ　＋−＋と定数りが印加され、命令ＡＬＵＡＤＤによ
り、ステップ「３」の乗算結果Ｅ−Ｙ＋−＊とＡＣＣ（
２３）の内容Ａ’Ｘ＋−＋　＋　Ｂ−Ｘ＋−＋　＋　Ｃ
’Ｘｔ−ｔがＡＬＵ（２２）に於いて加算され、加算結
果Ａ−ｘ＋＋　Ｂ−Ｘ＋−＋＋Ｃ・ｘ＋−ｔ＋ｌ”ｙ＋
−＊がＡ　ＣＣ（２３）にストアされる。ステップ「４
」の最後に、命令ＡＰＩＤＥＣ，ＡＰ２１ＮＣにより、
アドレスポインタ（１８）はデクリメントされて、アド
レスｒ３Ｊ　となり、アドレスポインタ（１９）はイン
クリメントされてアドレス「５」となる。

ステップ「５」が実行されると、５Ｆ！算ｕ（２１）の
人力Ａ及びＢには、データＲＡ　Ｍ　（１５）のアドレ
ス「３」にストアされたデータｙｌ、と定数ＲＡＭ（１
６）のアドレスｒ５．にストアされた定数Ｃが印加され
る。即ち、乗算器（２１）は、このステップ「５」から
第２図に示されたデジタルフィルタの２段目の乗算を行
う。一方、命令ＡＬＵＡＤＤにより、ステップ「４」の
乗算結果Ｄ’）’＋−＋とＡＣＣ（２３）の内容Ａ・Ｘ
１＋　Ｂ−＋＋−＋＋　ｃ−ｘｌ−１＋　Ｅ’）’＋−
ｔがＡＬＵ　（２２）に於いて加算され、加算結果Ａ−
ｘ＋　＋　Ｂ’Ｘ＋−＋＋Ｃ−Ｘ＋−ｔ＋Ｄ−Ｙ＋−＋
＋Ｅ−’ｌ＋−ｔがＡ　ＣＣ（２３）にストアされる。

このときＡ　ＣＣ（２３）の内容は、１段目のデジタル
フィルタの出力ｙ１となる。ステップ「５」の最後にア
ドレスポインタ（１８）はインクリメントされてアドレ
ス「４」となり、アドレスポインタ（１９）はインクリ
メントされてアドレス「６」　となる。

ステップ「６」が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲＡ　Ｍ　（１５）のアドレス「
、１」にストアされたデータｙ、−１と定数ＲＡＭ（１
６）のアドレス「６」にストアされた定数すが印加され
る。また、命令ＡＣＯＳにより、Ａ　ＣＣ（２３）にス
トアされたデータｙ；がデータバス（１１）に送出され
、命令ＴＭＰ　Ｉ　Ｄにより、データバス（１１）に送
出されたデータｙｌがテンポラリ−レジスタＴＭＰ＋に
ストアされる。一方、命令ＡＬＵＴＨＲにより、ステッ
プ「５」の乗算結果Ｃ・ｙ、−２は、Ａ、　ＬＵ（２２
）を素通りしてＡ　ＣＣ（２３）にストアされる。

ステップ「６」の最後にアドレスポインタ（１Ｂ）（１
９）はインクリメントされて、アドレスｒ５Ｊとアドレ
ス「７Ｊになる。

ステップ「７」が実行されると、命令ＭＵＬＡ−ＢＵＳ
、Ｂ−ＣＲＡＭにより、乗算器（２１）の入力Ａ及びＢ
には、データバス（１１）に送出されたデータと定数、
ＲＡ　Ｍ　（１６）のアドレス「７」にストアされた定
数ａが印加される。また、命令Ｔ〜ＩＰＩＳ及びＲＡＭ
ＩＤにより、テンポラリ−レジスタＴＭＰ　１にストア
されたデータｙ１は、データバス（１１）に送出されて
乗算器（２１）の入力Ａに印加されると共に、アドレス
ポインタ（１８）で指定されたデータＲＡ　Ｍ　（１５
）のアドレス「５」にストアされる。一方、命令ＡＬＵ
ＡＤＤによりステップ「６」の乗算結果１１ｙ＋−１と
Ａ　ＣＣ（２３）のＣ’ｙ１−ｔがＡ　Ｌ　Ｕ　（２２
）に於いて加算され、その結果’）’ｙ＋−＋十Ｃ・ｙ
、−１がＡ　ＣＣ（２３）にストアされる。ステップ「
７」の最後に、アドレスポインタ（１８）（１９）はイ
ンクリメントされてアドレス「６」とアドレス「８」に
なる。

ステップ「８」が実行されると、乗算器（２１）の入力
Ａ及びＢには、データＲＡＭ（１５）のアドレス「６」
にストアされたデータｚ１−８と定数ＲＡＭ（１６）の
アドレス「８」にストアされた定数ｅが印加され、一方
Ａ　Ｌ　Ｕ　（２２）に於いてステップ「７」の乗算結
果ａ’ｙ、とＡ　ＣＣ（２３）にストアされたデータｈ
’ｙｌ−＋＋Ｃ−ｙ＋−ｔが加算され、その結果ａ−ｙ
Ｉ＋ｂ−ｙ−１＋Ｃ−ｙ１−＊がＡ　ＣＣ（２３）にス
トアされる。ステップ「８」の最後にアドレスポインタ
（１８）（１９）はインクリメントされて、アドレス「
７」とアドレス「９」になる。

ステップ「９」が実行されると、乗算器（２１）の人力
Ａ及びＢには、データＲＡＭ（１５）のアドレス「７」
にストアされたデータｚ１−５と定数ＲＡＭ（１６）の
アドレス「９」にストアされた定数ｄが印ｏｎされ、一
方Ａ　Ｌ　Ｔ、’　（２２）に於いて、ステップ「８」
の乗算結果ｅ’Ｚｌ−１とＡ　ＣＣ（２３）にストアさ
れたデータａ−ｙ＋＋ｂ−）’＋−＋＋Ｃ・ｙｌ−３が
加算され、加算結果１−ｙ＋＋　ＦＶ’Ｊｌ−＋　＋　
Ｃ’Ｙ１−＋＋　ｅ−Ｚｌ−＊がＡ　ＣＣ（２２）にス
トアされる。ステップ「９」の最後にアドレスポインタ
（１８）（１９）がインクリメントされると、アドレス
ポインタ（１８）（１９）は共にアドレスｒＱＪ　とな
る。

ステップ「１０」が実行されると乗算は行われず、ステ
５ｙプ「９」の乗算結果ｄ−ｚ、−，とＡ　ＣＣ（２３
）にストアされたデータａ−ｙｌ＋　ｂ−ｙｔ−Ｈ＋　
Ｃ’ｙ＋−ｔ＋ｅ’Ｚ＋−ｔがＡ　Ｌ　Ｕ　（２２）に
於いて加算され、その加り結果ａ−Ｙ＋＋　ｂ−Ｙ＋−
＋＋　Ｃｆ＋−＋＋　ＦＺＩ−＋　＋　ｅＺ＋−ｔがＡ
ＣＣ（２３）にストアされる。

ステップ「ｌｌ」が実行されるとＡ　ＣＣ（２３）にス
トアされたデータがｎビット右方向にシフトされる。シ
フトされた結果は、δ（ａ−ｙ＋＋　ｂ−ｙＩ−１＋Ｃ
−ｙＩ−ｔｏｄ−Ｚｌ−＋＋１”Ｚｔ−ｚ）となる。即
ち、δはｌ／２”と設定されているため、右方向にｎピ
ットシフトすることがｌ／２１を乗算したことになる。

ステップ「１２」が実行されると、命令ＴＭＰ３Ｓによ
り、テンポラリ−レジスタＴＭＰ　３に保持されている
データｙ＋　−ｓ　−Ｚ　ｌ−＊がデータバス（１１）
に送出され、Ａ　Ｌ　Ｕ　（２２）に於いて、Ａ　ＣＣ
（２３）のデータと加算され、その加算結果、Ｙｌ−＊
−Ｚｌ−ｗ＋δ（ａ−ｙ＋＋ｂ−Ｙｌ−＋＋Ｃ−Ｙ＋−
ｍ＋ｃｌＺ＋−＋＋（ｌＺ＋−ｔ）がＡ　ＣＣ（２３）
に保持される。

ステップ「１３」が実行されると、命令Ｔ　Ｍ　Ｐ２Ｓ
によりテンポラリ−レジスタＴＭＰ　２のデータｙ＋−
＋−Ｚ＋−ｔがデータバス（１１）に送出されると共に
、次のサンプリングデータの処理の遅延データを得るた
めに命令Ｔ　Ｍ　Ｐ　３　Ｄにより、データｙ＋−＋”
−２１−＋がテンボーラリ−レジスタＴＭＰ　３に書き
込まれる。一方、命令ＡＬＵＳＵＢにより、ＡＬＵ（２
２）に於いて、Ａ　ＣＣ（２３）に保持されたデータか
、らデータバス（１１）に送出されたデータ）’＋−＋
−Ｚ＋−＋が引算され、その結果がＡ　ＣＣ（２３）に
保持される。

ステップ「１４」が実行されると、ステップ「１３」と
同様、データバス（１１）にデータｙ、−１２１−１が
送出され、Ａ　Ｌ　Ｕ　（２２）に於いて、Ａ　ＣＣ（
２３）に保持されたデータからｙＩ−１−Ｚ　＋　−＋
が引算され、その結果がＡ　ＣＣ（２３）に書き込まれ
る。このときのＡ　ＣＣ（２３）のデータは−２（ｙＩ
−＋−２＋−＋）＋　　（Ｙ　１−　鵞−ｚ　＋　−！
　）　　＋　δ　（ａ“ｙ＋＋ｂ°ｙ＋−１＋　Ｃｏｙ
ｌ−ｇ　＋ｄ−ｚ、−＋＋ｅ−ｚ＋−ｔ）である。

ステップ「１５」が実行されると、命令ＴＭＰＩＳによ
り、テンポラリ−レジスタＴＭＰ　１のデータｘ、がデ
ータバス（１１）に送出され、ＡＬＵ（２３）に於いて
、Ａ　ＣＣ（２３）のデータと加算され、加算結果がＡ
　ＣＣ（２３）に書き込まれる。このときのＡ　ＣＣ（
２３）のデータは、Ｙｌ−ｘ　（Ｖ＋−＋−Ｚ＋−＋）
　＋（Ｓ’＋−＊−Ｚｌ−１）＋δ（ａ−ｙｌ＋ｂ−ｙ
ｌ−ｒ＋ｃ’Ｙ＋−＠＋ｄ・ｚ、−＋＋ｅ−Ｚ＋−ｔ）
　、即ち、デジタルフィルタの出力データＺｉとなる。

ステップ「１６Ｊが実行されると、命令ＡＣＣ８により
Ａ　ＣＣ（２３）にストアされたデータｚ１がデータバ
ス（１１）に送出され、命令ＲＡＭＩＤにより、アドレ
スポインタ（１８）で指定されたデータＲＡＭ（１５）
のアドレス「０」にストアされる。

ステップ「１７」が実行されると、命令Ｔ　Ｍ　ＰＩＳ
により、テンポラリ−レジスタＴＭＰ　１のデータｙｌ
がデータバス（１１）に送出され、命令ＡＬＵＳＵＢに
より、データｙｌからＡ　ＣＣ（２３）にストアされた
データ２．がＡ　Ｌ　ｔＪ　（２２）で引算され、ｙＩ
−２１がＡ　ＣＣ（２３）にストアされる。

ステップ「１８」が実行されると、命令ＡＣＣ８により
、Ａ　ＣＣ（２３）にストアされたデータＹ＋−２１が
データバス（１１）に送出され、命令ＴＭＰ　２　Ｄに
より、データバス（１１）のブタＹ＋　　Ｚｌがテンポ
ラリ−レジスタＴＭＰ　２にストアされ、次のサンプリ
ングデータの処理のための遅延データとなる。

ステップ「１８」の最後に命令ＡＰＩＩＮＣにより、ア
ドレスポインタ（１８）がインクリメントされてアドレ
スｒｌＪ　となる。従って、次のサンプリングデータＸ
ｌ＋１の処理開始時には、アドレスポインタ（１８）で
アドレスされるデータＲＡ　Ｍ　（１５）は、アドレス
「１」からアクセスされることになり、前回のスタート
アドレスより１アドレス先にずれる。

以上のステップ「０」〜「１８」のプログラムをサンプ
リング周期毎に実行することにより、入力データＸ＋、
　Ｘ＋＋＋Ｉ　Ｘ＋＋１・・・・・・に対するフィルタ
処理が行われ、データＲＡ　Ｍ　（１５）の内容が第７
図（（）（Ｏ）（・・）（ニ）・・・・・・の如く変化
し、フィルタ出力Ｚｌ＋ｚ１やｔｏ　ＺＩ＋ｌ＋　・・
・・・・が得られる。

このように、第８図に示されたデジタルフィルタと第１
図に示された低周波帯域デジタルフィルタの積和演算が
連続して行え得ると共に、定数の小数点以下の有効数次
を１６ビツトで表わされるようにして乗算するので乗算
精度が向上する。

（ト）発明の効果 上述の如く本発明によれば、低周波帯域デジタルフィル
タにおいて、乗算のビット数を増加することなく乗算精
度を高くすることができるため、低周波帯域でのフィル
タ特性を良好に確保することができる。更に、他の低周
波帯域のフィルタ処理と連続して行うことがでる。特に
、ＤＳＰシステムによってグラフィックイコライザを実
現する場合、プログラムステップ数を短縮することがで
き、他の処理を行う余裕が生じ、ＤＳＰシステム全体の
スループットの向上にも貢献するものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は他の実
施例を示す回路図、第３図は第１図及び第２図に示され
たデジタルフィルタを実現するために好都合なりＳＰの
ブロック図、第４図は第３図のＤＳＰ装置に用いられる
命令の例を示す図、第５図は第２図のグラフィックイコ
ライザを実現するプログラムを示す図、第６図は、デー
タＲＡλ１、定数ＲＡＭ、及び、テンポラリ−レジスタ
のデータ割付は図、第７図は一般的なりＳＰ装置のブロ
ック図、第８図は従来のデジタルフィルタの回路図であ
る。 （９）（１０）・・・デジタル処理回路、　（１２）・
・・データ入出力回路、　（１３）・・・インターフェ
イス回路、　（１４）・・・制御回路、　　（１１）・
・・データバス、　（１５）・・・データＲＡＭ、　　
（１６）・・・定数ＲＡＭ、　（１７）・・・定数ＲＯ
Ｍ、　　（１８）（１９）（２０）・・・アドレスポイ
ンタ、（２１）・・・乗算器、　（２２）・・・ＡＬＵ
、　（２３）・・・アキュームレータ（ＡＣＣ）、　　
（２４）・・・テンボラノーレジスタ、（２５）・・・
補助バス、　（２６）・・・プログラムＲＯＭ、　（２
７）・・・プログラムカウンタ、（２８）・・・インス
トラクションデコーダ、　　（２９）・・・遅延素子、
　（３０）・・・乗算素子、　（３１）・・・加算素子
。

Claims (1)

【特許請求の範囲】
1. （１）所定の時間単位毎に入力されるデジタルデータを
   前記時間単位で遅延する複数の第１の遅延手段と、 前記入力されたデジタルデータ及び前記第１の遅延手段
   の各遅延出力に各々定められた定数を乗算する第１の乗
   算手段と、 出力デジタルデータを前記時間単位で遅延する複数の第
   ２の遅延手段と、 該第２の遅延手段の各遅延出力に各々定められた定数を
   乗算する第２の乗算手段と、 前記第１の乗算手段の各出力と前記第２の乗算手段の各
   出力を加算する第１の加算手段と、該第１の加算手段の
   加算結果に定数を乗算する第３の乗算手段と、 前記入力されたデジタルデータから出力されたデジタル
   データを減算する減算手段と、 該減算手段の出力を前記時間単位で遅延する第３の遅延
   手段と、 該第３の遅延手段の所定出力に所定の定数を乗算する第
   ４の乗算手段と、 前記入力されたデジタルデータ、前記第３の乗算手段の
   乗算結果、前記第４の乗算手段の乗算結果、及び、前記
   第３の遅延回路の出力デジタルデを加算する第２の加算
   手段と、 からなる低周波帯域デジタルフィルタ。