JPS5861652A - 半導体装置 - Google Patents
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- JPS5861652A JPS5861652A JP56159935A JP15993581A JPS5861652A JP S5861652 A JPS5861652 A JP S5861652A JP 56159935 A JP56159935 A JP 56159935A JP 15993581 A JP15993581 A JP 15993581A JP S5861652 A JPS5861652 A JP S5861652A
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に内部に整合回路を有する高周
波半導体装置に関する。
波半導体装置に関する。
従来、高周波高出力トランジスタは、接地インダクタン
スを最小にし最大の利得または出力を得るために、絶縁
性基板から成るトランジスタ容器内に、例えばエミッタ
接地で使用するトランジスタであれば、同一直線上に互
いに１８０°方向の異るエミッタ端子電極を２本設けて
、それぞれにトランジスタチップのエミッタボンデング
バットを介してボンデング細線を接続したり、トランジ
スタチップのエミッタ電極からトランジスタ容器のエミ
ッタ端子電極゛までの接地インダクタンスを更に減らす
ために、上述のトランジスタ容器の両工ミッタ端子電極
間にあらかじめリボン状等の接地電極板を般けておき、
トランジスタチップのエミッタボンデングパッドからは
この接地電極板にボンデング細線等を用いて短かい距離
で接続する構造がめった。
スを最小にし最大の利得または出力を得るために、絶縁
性基板から成るトランジスタ容器内に、例えばエミッタ
接地で使用するトランジスタであれば、同一直線上に互
いに１８０°方向の異るエミッタ端子電極を２本設けて
、それぞれにトランジスタチップのエミッタボンデング
バットを介してボンデング細線を接続したり、トランジ
スタチップのエミッタ電極からトランジスタ容器のエミ
ッタ端子電極゛までの接地インダクタンスを更に減らす
ために、上述のトランジスタ容器の両工ミッタ端子電極
間にあらかじめリボン状等の接地電極板を般けておき、
トランジスタチップのエミッタボンデングパッドからは
この接地電極板にボンデング細線等を用いて短かい距離
で接続する構造がめった。
その他、接地インダクタンスを減らす方法として、絶縁
性基板から成るトランジスタ容器内のトランジスタチッ
プに平行してエミッタポンディングパッド側の接地電極
にたんざく状のスルーホールを設は絶縁性基板の裏面に
設けられた接地メタライズ面と導通する方法等が一般に
行われていた。
性基板から成るトランジスタ容器内のトランジスタチッ
プに平行してエミッタポンディングパッド側の接地電極
にたんざく状のスルーホールを設は絶縁性基板の裏面に
設けられた接地メタライズ面と導通する方法等が一般に
行われていた。
しかしながら、上述の如き接地インダクタンスを減らす
方法は、いずれも構造および製法が複雑で、トランジス
タ容器の価格を上げる要因となりていた。また上述のい
ずれの方法においても、物理的に接地インダクタンスを
零にすることはできず、高利得、高出力を得ることには
限界がらりた。
方法は、いずれも構造および製法が複雑で、トランジス
タ容器の価格を上げる要因となりていた。また上述のい
ずれの方法においても、物理的に接地インダクタンスを
零にすることはできず、高利得、高出力を得ることには
限界がらりた。
本発明の目的は、上述の如き価格上昇の原因をと９除き
、また接地インダクタンスの低減をはかり高出力、高帯
域の高周波高出力トランジスタを提供することにある。
、また接地インダクタンスの低減をはかり高出力、高帯
域の高周波高出力トランジスタを提供することにある。
本発明の他の目的は、トランジスタ全チップキャリアと
して、もしくは膜回路基板の一部として用いることを可
能とし、高周波出力混成獲集慣回路を容易に実現できる
トランジスタを提供することにある。
して、もしくは膜回路基板の一部として用いることを可
能とし、高周波出力混成獲集慣回路を容易に実現できる
トランジスタを提供することにある。
本発明によれは、トランジスタ容器内にもしくは混成膜
集積回路内に接地電極板ｆｔ設けることなく、接地イン
ダクタンスを物理的にも、回路的にも、減らすことを可
能ならしめる。即ち本発明は、絶縁性基板の狭面のほぼ
中央に帯状にメタライズされ、両端がスルーホールまた
は側面メタライズによシ基板の裏面メタライズと接続さ
れカニゴミツタ接地導体部と、該エミッタ接地部をはさ
んで前記絶縁性基板の表面の両側にそれぞれメタライザ
されたベース、コレクタ各端子４体部とを有する絶縁性
基板と、該絶縁性基板上に搭載されたトランジスタチッ
プお↓び複数のコンデンサチップと、該トランジスタチ
ップおよびコンデンサチップと前記エミッタ接地導体部
および前記各端子導体部とを接続する複数のボンデング
線とよ構成る半導体装置において、前記トランジスタチ
ップは、前記エミッタ接地導体部のほぼ中央に設けられ
エミッタ接地導体部とは分離された島状のコレクタ導体
部に搭載接続され、かつ前記コンデンサチップは、その
一方の電極が前記トランジスタチップと前記ベース端子
導体部の間のエミッタ接地導体部上に搭載接続されてお
シ、エミッタボンデング線、ベースボンデング線、コレ
クタボンデング線、それぞれは、前記トランジスタチッ
プと前記コレクタ端子部の間にあるエミッタ接地導体部
から前記トランジスタチップのエミッタボンデングパッ
ドを介して前記複数のコンデンサチップのうちのいずれ
かの他の電極に、前記トランジスタチップのベースボン
デングパッドから前記複数のコンデンサチップのうちの
残シの他の電極を介して前記ベース端子部に、前記コレ
クタ導体部から前記コレクタ端子部にそれぞれ接続され
ていることを特徴とする。
集積回路内に接地電極板ｆｔ設けることなく、接地イン
ダクタンスを物理的にも、回路的にも、減らすことを可
能ならしめる。即ち本発明は、絶縁性基板の狭面のほぼ
中央に帯状にメタライズされ、両端がスルーホールまた
は側面メタライズによシ基板の裏面メタライズと接続さ
れカニゴミツタ接地導体部と、該エミッタ接地部をはさ
んで前記絶縁性基板の表面の両側にそれぞれメタライザ
されたベース、コレクタ各端子４体部とを有する絶縁性
基板と、該絶縁性基板上に搭載されたトランジスタチッ
プお↓び複数のコンデンサチップと、該トランジスタチ
ップおよびコンデンサチップと前記エミッタ接地導体部
および前記各端子導体部とを接続する複数のボンデング
線とよ構成る半導体装置において、前記トランジスタチ
ップは、前記エミッタ接地導体部のほぼ中央に設けられ
エミッタ接地導体部とは分離された島状のコレクタ導体
部に搭載接続され、かつ前記コンデンサチップは、その
一方の電極が前記トランジスタチップと前記ベース端子
導体部の間のエミッタ接地導体部上に搭載接続されてお
シ、エミッタボンデング線、ベースボンデング線、コレ
クタボンデング線、それぞれは、前記トランジスタチッ
プと前記コレクタ端子部の間にあるエミッタ接地導体部
から前記トランジスタチップのエミッタボンデングパッ
ドを介して前記複数のコンデンサチップのうちのいずれ
かの他の電極に、前記トランジスタチップのベースボン
デングパッドから前記複数のコンデンサチップのうちの
残シの他の電極を介して前記ベース端子部に、前記コレ
クタ導体部から前記コレクタ端子部にそれぞれ接続され
ていることを特徴とする。
以下に本発明の実施例を図面を用いて説萌する。
第１図は本発明の半導体装置の第１の実施例で、第２図
はその等価回路図である。第２図の各回路素子は、第１
図の各部品と対応させるため第１図の部品の番号と同じ
番号に「ダッシユ」を付けて示しである。第１図におい
て、絶縁性基板１のほぼ中央にメタライズ層で帯状のエ
ミッタ接地導体部２を設けてあり、このエミッタ接地導
体部は絶縁性基板ｌの両側で側面メタライズ２１．２２
によシ絶縁性基板の裏面メタ２イズ層と導通している。
はその等価回路図である。第２図の各回路素子は、第１
図の各部品と対応させるため第１図の部品の番号と同じ
番号に「ダッシユ」を付けて示しである。第１図におい
て、絶縁性基板１のほぼ中央にメタライズ層で帯状のエ
ミッタ接地導体部２を設けてあり、このエミッタ接地導
体部は絶縁性基板ｌの両側で側面メタライズ２１．２２
によシ絶縁性基板の裏面メタ２イズ層と導通している。
また、エミッタ接地導体部の両端にはそれぞれ外部導出
用のエミック端子２３ 、２４を設けである。
用のエミック端子２３ 、２４を設けである。
一方、絶縁性基板１上には、エミッタ導体部２をはさん
でその両側に互いに１８０６方向の異るベース端子部−
３とコレクタ端子部４とがメタライズされており、ベー
ス、コレクタ各端子部にはそれぞれベース端子３１、コ
レクタ端子４１が接続されている。更に、エミッタ接地
導体部２のほぼ中央にはエミッタ接地導体２７ドと電気
的に絶縁するための隙２５を置いて島状のコレクタ導体
部５が設けである。コレクタ導体部５、ベース端子部剛
のエミッタ接地導体部とにそれぞれ、トランジスタチッ
プ５０．５個のコンデンサを内臓した１個のコンデンサ
アレイチップ６０がダイボンデングされている。そして
、エミッタボンデング線７１と７２は、トランジスタチ
ップ５０のエミッタボンデングパッドを介してコレクタ
端子部４例のエミッタ接地導体部２から、コンデンサア
レイチップ６０内のコンデンサに接続されている。ペー
スボンデング線８１と８２は、コンデンサアレイチップ
６０の残りのコンデンサを介して、トランジスタチップ
５０のベースボンデングノくツドカラヘース端子部３に
接続されている。コレクタボンデング線９０．９１はそ
れぞれコレクタ導体部５の端からコレクタ端子部４に接
続されている。
でその両側に互いに１８０６方向の異るベース端子部−
３とコレクタ端子部４とがメタライズされており、ベー
ス、コレクタ各端子部にはそれぞれベース端子３１、コ
レクタ端子４１が接続されている。更に、エミッタ接地
導体部２のほぼ中央にはエミッタ接地導体２７ドと電気
的に絶縁するための隙２５を置いて島状のコレクタ導体
部５が設けである。コレクタ導体部５、ベース端子部剛
のエミッタ接地導体部とにそれぞれ、トランジスタチッ
プ５０．５個のコンデンサを内臓した１個のコンデンサ
アレイチップ６０がダイボンデングされている。そして
、エミッタボンデング線７１と７２は、トランジスタチ
ップ５０のエミッタボンデングパッドを介してコレクタ
端子部４例のエミッタ接地導体部２から、コンデンサア
レイチップ６０内のコンデンサに接続されている。ペー
スボンデング線８１と８２は、コンデンサアレイチップ
６０の残りのコンデンサを介して、トランジスタチップ
５０のベースボンデングノくツドカラヘース端子部３に
接続されている。コレクタボンデング線９０．９１はそ
れぞれコレクタ導体部５の端からコレクタ端子部４に接
続されている。
周知のように、高周波高出力のトランジスタチップを、
エミッタ共通として動作させる場合１ペース・エミッタ
間の入力インピーダンスは、インダクタンス性であシ、
一方コレクタ・エミッタ間の出力インピーダンスは容量
性であるのでこのトランジスタチップを容器に収納して
使用する場合、動作周波数で高利得高出力を得るには、
エミッタ接地インピーダンスを極小にする構造にするこ
とのほか、入力側、出力側ともにできるだけトランジス
タチップのＱ以上はＱが上がないように、即ち、入力側
にはインダクタンス性を相殺するための容量性の、また
出力側には容量性を相殺するためのインダクタンス性の
トランジスタ容器またはトランジスタ各端子とトランジ
スタチップ間に整合回路を構成することが必要である。
エミッタ共通として動作させる場合１ペース・エミッタ
間の入力インピーダンスは、インダクタンス性であシ、
一方コレクタ・エミッタ間の出力インピーダンスは容量
性であるのでこのトランジスタチップを容器に収納して
使用する場合、動作周波数で高利得高出力を得るには、
エミッタ接地インピーダンスを極小にする構造にするこ
とのほか、入力側、出力側ともにできるだけトランジス
タチップのＱ以上はＱが上がないように、即ち、入力側
にはインダクタンス性を相殺するための容量性の、また
出力側には容量性を相殺するためのインダクタンス性の
トランジスタ容器またはトランジスタ各端子とトランジ
スタチップ間に整合回路を構成することが必要である。
ところがこのようなトランジスタ容器または内部整合回
路を有するトランジスタ容器に収納されたトランジスタ
を設計しようとすれば、エミッタ接地インダクタンスを
極小にしようとすれば、入力または出力インピータンス
のＱが上シ、逆に入出力インピーダンスのＱを極小にし
ようとすればエミッタ接地インダクタンスが大きくなシ
やすく、そのため、入出力インピーダンスのＱと、接地
インダクタンスの両方を同時に極小にすることは、言い
かえればトランジスタの性能をよりトランジスタチップ
の持つ性能に高めることは困難であった。本発明の半導
体装置は、トランジスタのエミッタ接地インダクタンス
とトランジスタの人、出力インピーダンスのＱとの両方
を同時に極小にすることを意−図しており、第２図の等
膜回路からもわかるように、エミッタ接地インピーダン
スは動作周波数においてエミッタボンデング線７２とコ
ンデンサ６２とが直列共振するようにコンデンサ６２の
容量を選ぶことにより最小にすることができる。このと
きトランジスタのエミッタ電流分はボンデング線７１を
バイパスして接地に流すことができる。
路を有するトランジスタ容器に収納されたトランジスタ
を設計しようとすれば、エミッタ接地インダクタンスを
極小にしようとすれば、入力または出力インピータンス
のＱが上シ、逆に入出力インピーダンスのＱを極小にし
ようとすればエミッタ接地インダクタンスが大きくなシ
やすく、そのため、入出力インピーダンスのＱと、接地
インダクタンスの両方を同時に極小にすることは、言い
かえればトランジスタの性能をよりトランジスタチップ
の持つ性能に高めることは困難であった。本発明の半導
体装置は、トランジスタのエミッタ接地インダクタンス
とトランジスタの人、出力インピーダンスのＱとの両方
を同時に極小にすることを意−図しており、第２図の等
膜回路からもわかるように、エミッタ接地インピーダン
スは動作周波数においてエミッタボンデング線７２とコ
ンデンサ６２とが直列共振するようにコンデンサ６２の
容量を選ぶことにより最小にすることができる。このと
きトランジスタのエミッタ電流分はボンデング線７１を
バイパスして接地に流すことができる。
トランジスタのペース側入力インピーダンスのＱは、ボ
ンデング線８１と、エミッタボンデングパッドに最も近
接したエミッタ接地部２上にあるコンデンサアレイチッ
プ６０内の容量６５と、ボンデング線８２とからなる整
合回路によシ極小に押えることが可能となる。
ンデング線８１と、エミッタボンデングパッドに最も近
接したエミッタ接地部２上にあるコンデンサアレイチッ
プ６０内の容量６５と、ボンデング線８２とからなる整
合回路によシ極小に押えることが可能となる。
次にトランジスタのコレクタ側出力インピーダンスのＱ
は、コレクタダイボンデングするためのコレクタ導体部
をコレクタ端子部から分離して、エミッタ接地導体部内
に島状にして最小の面積にして設けであるので、出力イ
ンピーダンスの容蓋成分はチップのそれと比べてほとん
ど増えず、ボンデング線９０．９１を経てコレクタ端子
部４に接続されるので、これも、動作周波数においてボ
ンデング線９０．９１とコレクタ端子部４とを整合回路
と倣してその長さを設計すれば極小に押えることができ
る。
は、コレクタダイボンデングするためのコレクタ導体部
をコレクタ端子部から分離して、エミッタ接地導体部内
に島状にして最小の面積にして設けであるので、出力イ
ンピーダンスの容蓋成分はチップのそれと比べてほとん
ど増えず、ボンデング線９０．９１を経てコレクタ端子
部４に接続されるので、これも、動作周波数においてボ
ンデング線９０．９１とコレクタ端子部４とを整合回路
と倣してその長さを設計すれば極小に押えることができ
る。
第３図は、本発明の半導体装置の他の実施例で、第１図
の実施例のエミッタ端子２３，２４、ペース端子部３、
ペース端子３１、コレクタ端子部４、コレクタ端子４１
の無い場合のもので、その等膜回路図は第２図の点１１
００で囲まれたものである。この半導体装置は、混成膜
集積回路内で使用すれば、即ち、膜回路基板の間にもし
くは、膜回路基板内に設けた穴の中に入れ、本実施例の
左側に位置する膜回路基板上の入力回路とコンデンサチ
ップの容量６１，６３．６５とをボンデング線で接続す
ることによシ、かつ本実施例の右側に位置する膜回路基
板上の出力回路と、コレクタ導体部５とをボンデング線
で接続することによシ、本発明の第１の半導体装置と同
じ機能を持つことが可能となる。このとき、膜回路と半
導体装置とを接続するための人、出力側のボンデング線
はそれぞれ整合回路の一部としての役割を果たすことは
熱論のことである。躯１、第３図の実施例ではエミッタ
接地用のコンデンサ６２．６４と、ペース側入力整合回
路用シャントコンデンサ６１，６３．６５とは片側裏面
を共通電極とするコンデンサアレイテップを用いたが、
本発明の半導体装置は、コンデンサアレイチップでなく
とも、即ち入力整合回路用コンデンサとエミッタ接地用
のコンデンサはそれぞれ別個にトランジスタのペース側
ボンデング側のエミッタ接地導体部にその一方の電柾が
接続されていさえすれば良い。
の実施例のエミッタ端子２３，２４、ペース端子部３、
ペース端子３１、コレクタ端子部４、コレクタ端子４１
の無い場合のもので、その等膜回路図は第２図の点１１
００で囲まれたものである。この半導体装置は、混成膜
集積回路内で使用すれば、即ち、膜回路基板の間にもし
くは、膜回路基板内に設けた穴の中に入れ、本実施例の
左側に位置する膜回路基板上の入力回路とコンデンサチ
ップの容量６１，６３．６５とをボンデング線で接続す
ることによシ、かつ本実施例の右側に位置する膜回路基
板上の出力回路と、コレクタ導体部５とをボンデング線
で接続することによシ、本発明の第１の半導体装置と同
じ機能を持つことが可能となる。このとき、膜回路と半
導体装置とを接続するための人、出力側のボンデング線
はそれぞれ整合回路の一部としての役割を果たすことは
熱論のことである。躯１、第３図の実施例ではエミッタ
接地用のコンデンサ６２．６４と、ペース側入力整合回
路用シャントコンデンサ６１，６３．６５とは片側裏面
を共通電極とするコンデンサアレイテップを用いたが、
本発明の半導体装置は、コンデンサアレイチップでなく
とも、即ち入力整合回路用コンデンサとエミッタ接地用
のコンデンサはそれぞれ別個にトランジスタのペース側
ボンデング側のエミッタ接地導体部にその一方の電柾が
接続されていさえすれば良い。
高周波高出力トランジスタは、よシ高出力にするため、
同一チップ内に多数のトランジスタ素子を配列した９、
このよう表チップを同一容器内に複数個配列したシして
用いるのが一般的であるが、このような高周波高出力ト
ランジスタでは、しばしば熱的、高周波電力的不調和が
生じ、そのため使用したトランジスタ素子数に比例した
出力が取シ出せないことがある。この不調和を解消する
ためには、各トランジスタ素子のエミッタとエミッタ接
地導体部までの接地インダクタンスは適当量であった方
が高出力が得られる場合がオリ、このため接地キャパシ
タンス６２，６４およびボンデング線７２．７４は設け
ない方が良いことがある。
同一チップ内に多数のトランジスタ素子を配列した９、
このよう表チップを同一容器内に複数個配列したシして
用いるのが一般的であるが、このような高周波高出力ト
ランジスタでは、しばしば熱的、高周波電力的不調和が
生じ、そのため使用したトランジスタ素子数に比例した
出力が取シ出せないことがある。この不調和を解消する
ためには、各トランジスタ素子のエミッタとエミッタ接
地導体部までの接地インダクタンスは適当量であった方
が高出力が得られる場合がオリ、このため接地キャパシ
タンス６２，６４およびボンデング線７２．７４は設け
ない方が良いことがある。
以上説明したように、本発明の半導体装置は、（１）絶
縁性基板の表面にエミッタ接地導体部を設けこれを裏面
接地メタライズと導通したこと、■）エミッタ接地導体
部内に島状に最小の面積のコレクタ導体部を設けて、そ
こにトランジスタチップをダイボンデングしたこと、（
３）トランジスタチップに近接、平行してペースボンデ
ングパッド側のエミッタ接地導体部上に、少くともペー
ス入力整合回路用シャフトコンデンサをダイボンデング
したこと、（４）エミッタ、ペースボンデング線それぞ
れハ、少くトもエミッタボンデングパッドから同じ側に
あるエミッタ接地導体ランドに、ペースボンデングパッ
ドから入力整合用シャントコンデンサに、それぞれ接続
すること、罠よ）（１）エミッタ接地導体部から裏面メ
タライズ接地までのインピーダンスは最小になる、■）
コレクタ端子部の寄生容量を排除でき、このためコレク
タ、接地間の容量は最小に押えられるので出力側Ｑを不
必要に上げなくて済む、（３）ペースボンデングパッド
からシャント容量に接続するボンデング線の長さを最小
にできるので、Ｑの最も低い入力整合回路を提供できる
、Ｑ）エミッタボンデングパッドからエミッタ、接地導
体部までのインダクタンスを最適化できる。
縁性基板の表面にエミッタ接地導体部を設けこれを裏面
接地メタライズと導通したこと、■）エミッタ接地導体
部内に島状に最小の面積のコレクタ導体部を設けて、そ
こにトランジスタチップをダイボンデングしたこと、（
３）トランジスタチップに近接、平行してペースボンデ
ングパッド側のエミッタ接地導体部上に、少くともペー
ス入力整合回路用シャフトコンデンサをダイボンデング
したこと、（４）エミッタ、ペースボンデング線それぞ
れハ、少くトもエミッタボンデングパッドから同じ側に
あるエミッタ接地導体ランドに、ペースボンデングパッ
ドから入力整合用シャントコンデンサに、それぞれ接続
すること、罠よ）（１）エミッタ接地導体部から裏面メ
タライズ接地までのインピーダンスは最小になる、■）
コレクタ端子部の寄生容量を排除でき、このためコレク
タ、接地間の容量は最小に押えられるので出力側Ｑを不
必要に上げなくて済む、（３）ペースボンデングパッド
からシャント容量に接続するボンデング線の長さを最小
にできるので、Ｑの最も低い入力整合回路を提供できる
、Ｑ）エミッタボンデングパッドからエミッタ、接地導
体部までのインダクタンスを最適化できる。
以上の理由から本発明は従来の高周波高山カド２ンジス
タと比べて構造上簡単で、かつそのため廉価で、高性能
で、Ｑの低い、従って回路上使いやすい半導体装置を提
供できる。
タと比べて構造上簡単で、かつそのため廉価で、高性能
で、Ｑの低い、従って回路上使いやすい半導体装置を提
供できる。
高出力トランジスタは熱の発生が大きいが、この熱の放
散をよくするために絶縁性基板としてしばしばＢｅＯ基
板が用いられる。このＢｅＯ基板の大きさは、熱抵抗を
小さくしようとすれはトランジスタチップの大きさよ多
かな）大きくしなければならず、このため従来はトラン
ジスタの入、出力インピーダンスのＱが上ることを犠牲
にして来た。本発明の他の利点は本発明の第２の半導体
装置を混成膜集積回路に用いれば、上述の説明かられか
るようにトランジスタチップの人、出力インピーダンス
のＱを上げることな（ＢｅＯ基板の大きさをトランジス
タチップの大きさよりかなシ大きくすることができるの
で、熱抵抗を小さくし信頼性のよい高周波高出力混成膜
集積回路を提供することができる。
散をよくするために絶縁性基板としてしばしばＢｅＯ基
板が用いられる。このＢｅＯ基板の大きさは、熱抵抗を
小さくしようとすれはトランジスタチップの大きさよ多
かな）大きくしなければならず、このため従来はトラン
ジスタの入、出力インピーダンスのＱが上ることを犠牲
にして来た。本発明の他の利点は本発明の第２の半導体
装置を混成膜集積回路に用いれば、上述の説明かられか
るようにトランジスタチップの人、出力インピーダンス
のＱを上げることな（ＢｅＯ基板の大きさをトランジス
タチップの大きさよりかなシ大きくすることができるの
で、熱抵抗を小さくし信頼性のよい高周波高出力混成膜
集積回路を提供することができる。
同、上記にエミッタ接地用のものの実施例を説明したが
、ペース接地用のものにも同様に適用でき、この場合ペ
ース電極が接地電極となシ、エミッタ電極が入力電極と
なる。
、ペース接地用のものにも同様に適用でき、この場合ペ
ース電極が接地電極となシ、エミッタ電極が入力電極と
なる。
第１図、第２図、第３叫はそれぞれ本発明の一実施例に
よる半導体装置の平面図、その等膜回路図、および本発
明の他の実施例による半導体装置の平面図である。 １・・・・・・絶縁性基板、２・・・・・・エミッタ接
地導体うンド、２１．２２・・・・・・側面メタライズ
、２３，２４・・・・・・エミッタ（外部接続）端子、
２５・・・・・・隙、３・・・・・・ベース端子ランド
、３１・・・・・・ベース（外部接続）端子、４・・・
・・・コレクタ端子ランド、４１・・・・・・コレクタ
（外部接続）端子、５・・・・・・コレクタ導体ランド
、５０・・・・・・トランジスタチップ、６０・・・・
・・コンデンサアレイチップ、６１，６２，６３，６４
．６５ ・・・・・・コンデンサアレイ内の各コンデ
ンサ、７０（７１゜７２）・・・・・・エミッタボンデ
ング線、８０（８１，８２）・・・・・・ベースボンデ
ング線、９０（９１，９２）・・；・・・コレクタボン
デング線、１００・・・・・・第３図の等膜回路図。 劣 ／ 良 んソ 鵠 ２ 図 父と Ｚ／ 笑 Ｊ
よる半導体装置の平面図、その等膜回路図、および本発
明の他の実施例による半導体装置の平面図である。 １・・・・・・絶縁性基板、２・・・・・・エミッタ接
地導体うンド、２１．２２・・・・・・側面メタライズ
、２３，２４・・・・・・エミッタ（外部接続）端子、
２５・・・・・・隙、３・・・・・・ベース端子ランド
、３１・・・・・・ベース（外部接続）端子、４・・・
・・・コレクタ端子ランド、４１・・・・・・コレクタ
（外部接続）端子、５・・・・・・コレクタ導体ランド
、５０・・・・・・トランジスタチップ、６０・・・・
・・コンデンサアレイチップ、６１，６２，６３，６４
．６５ ・・・・・・コンデンサアレイ内の各コンデ
ンサ、７０（７１゜７２）・・・・・・エミッタボンデ
ング線、８０（８１，８２）・・・・・・ベースボンデ
ング線、９０（９１，９２）・・；・・・コレクタボン
デング線、１００・・・・・・第３図の等膜回路図。 劣 ／ 良 んソ 鵠 ２ 図 父と Ｚ／ 笑 Ｊ
Claims (1)
- 絶縁性基板表面上に帯状に形成された共通電極導体部と
、該共通電極導体部をはさんτ前記絶縁性基板表面の両
側に対向してそれぞれ形成された入力および出力用導体
部と、前記絶縁性基板上に搭載されたトランジスタチッ
プおよびコンデンサチップとを有する半導体装置におい
て、前記トランジスタチップは、前記共通電極導体部の
ほぼ中天にこれから分離して設けられた島状の導体部上
に搭載続続され、かつ前記コンデンサチップは、その一
方の電極が前記トランジスタ容器”プと前記入力用導体
部間の前記共通電極導体部上に搭載接続され、共通電極
細線は前記トラン・ジスタチップと前記出力導体部間に
ある前記共通電極導体部から前記トランジスタチップの
共通電極を介して前記コンデンサチップに接続され、入
力細線は前記トランジスタチップの入力電極から前記コ
ンデンサチップを介して前記入力導体部に接続され、出
力細線は前記出力導体部から前記島状導体部に夫々接続
されていることを特徴とする半導体装１４゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159935A JPS5861652A (ja) | 1981-10-07 | 1981-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159935A JPS5861652A (ja) | 1981-10-07 | 1981-10-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5861652A true JPS5861652A (ja) | 1983-04-12 |
| JPS647682B2 JPS647682B2 (ja) | 1989-02-09 |
Family
ID=15704364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159935A Granted JPS5861652A (ja) | 1981-10-07 | 1981-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022839U (ja) * | 1983-07-22 | 1985-02-16 | 日本電気株式会社 | 半導体装置 |
| US4577213A (en) * | 1984-03-05 | 1986-03-18 | Honeywell Inc. | Internally matched Schottky barrier beam lead diode |
-
1981
- 1981-10-07 JP JP56159935A patent/JPS5861652A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022839U (ja) * | 1983-07-22 | 1985-02-16 | 日本電気株式会社 | 半導体装置 |
| US4577213A (en) * | 1984-03-05 | 1986-03-18 | Honeywell Inc. | Internally matched Schottky barrier beam lead diode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS647682B2 (ja) | 1989-02-09 |
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