JPH02143785A - 位相比較回路及び位相同期回路 - Google Patents
位相比較回路及び位相同期回路Info
- Publication number
- JPH02143785A JPH02143785A JP63298678A JP29867888A JPH02143785A JP H02143785 A JPH02143785 A JP H02143785A JP 63298678 A JP63298678 A JP 63298678A JP 29867888 A JP29867888 A JP 29867888A JP H02143785 A JPH02143785 A JP H02143785A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- phase
- clock
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はテレビやビデオテープレコーダ等の映像信号処
理に於て基準信号に同期したクロックを発生させるため
の位相同期回路及び位相比較回路に関するものである。
理に於て基準信号に同期したクロックを発生させるため
の位相同期回路及び位相比較回路に関するものである。
従来の技術
近年映像信号をディジタル処理する要望が高まり、その
際に必要となるクロックを発生させる手段として水平同
期信号等の基準信号に同期したクロックを発生させる位
相同期回路がよく用いられている。このような位相同期
回路に用いられる基準信号とクロックの位相を比較する
ための従来の位相比較回路について以下図面を参照しな
がら説明する。第４図は従来の位相比較回路の構成を示
したブロック図であり第５図は第４図の従来例の各部の
波形を示した波形図である。水平同期信号はＡ／Ｄ変換
器２３でＡ／Ｄ変換され平均回路２０に入力される。ま
たＡ／Ｄ変換器２３のクロックはカウンタ回路２２でカ
ウントされ、その出力を受けて制御回路２１はカウンタ
回路２２の出力が一定の値をとる期間Ａ／Ｄ変換された
水平同期信号を平均するよう平均回路２０を制御する。
際に必要となるクロックを発生させる手段として水平同
期信号等の基準信号に同期したクロックを発生させる位
相同期回路がよく用いられている。このような位相同期
回路に用いられる基準信号とクロックの位相を比較する
ための従来の位相比較回路について以下図面を参照しな
がら説明する。第４図は従来の位相比較回路の構成を示
したブロック図であり第５図は第４図の従来例の各部の
波形を示した波形図である。水平同期信号はＡ／Ｄ変換
器２３でＡ／Ｄ変換され平均回路２０に入力される。ま
たＡ／Ｄ変換器２３のクロックはカウンタ回路２２でカ
ウントされ、その出力を受けて制御回路２１はカウンタ
回路２２の出力が一定の値をとる期間Ａ／Ｄ変換された
水平同期信号を平均するよう平均回路２０を制御する。
この動作を第５図を用いて説明する。
第５図（ａ）はカウンタ回路２２の出力波形を示しクロ
ックが入力される毎に出力は増し、カウンタのダイナミ
ックレンジを超えるとリセットされる。また（ｂ）は平
均回路２０に入力される水平同期信号の波形を示す。丸
印はエツジ付近のサンプリング点を示しそれ以外は省略
した。例えばカウンタ回路２２の出力は２の補数のよう
に正負の値で表現されており、制御回路２１でカウンタ
回路２２の出力が−１から１の値をとるとき水平同期信
号を平均する様に平均回路２０を制御したとすれば、（
ｂ）の丸印で示す３つの点のデータが平均される。いま
水平同期信号の位相がカウンタ出力に対して進んだとす
れば、水平同期信号を平均するサンプリング点は（ｂ）
で左に移動するので平均値は増加する。遅れた場合は減
少する。従って平均回路２０の出力はカウンタ出力と水
平同期信号の位相差に対して（Ｃ）に示すような値を示
し位相比較回路として動作する。このような例は「ニー
シーティーニー エレクトロニカＪ ２７，１−２，
１９８５ＰＩＯＩＮ１０７に示されている。
ックが入力される毎に出力は増し、カウンタのダイナミ
ックレンジを超えるとリセットされる。また（ｂ）は平
均回路２０に入力される水平同期信号の波形を示す。丸
印はエツジ付近のサンプリング点を示しそれ以外は省略
した。例えばカウンタ回路２２の出力は２の補数のよう
に正負の値で表現されており、制御回路２１でカウンタ
回路２２の出力が−１から１の値をとるとき水平同期信
号を平均する様に平均回路２０を制御したとすれば、（
ｂ）の丸印で示す３つの点のデータが平均される。いま
水平同期信号の位相がカウンタ出力に対して進んだとす
れば、水平同期信号を平均するサンプリング点は（ｂ）
で左に移動するので平均値は増加する。遅れた場合は減
少する。従って平均回路２０の出力はカウンタ出力と水
平同期信号の位相差に対して（Ｃ）に示すような値を示
し位相比較回路として動作する。このような例は「ニー
シーティーニー エレクトロニカＪ ２７，１−２，
１９８５ＰＩＯＩＮ１０７に示されている。
発明が解決しようとする課題
しかしながら上記の構成では第５図（Ｃ）から判る様に
位相誤差がある値以上になると出力が変化しない欠点が
あり、このような位相比較回路を用いた位相同期回路は
位相誤差の大きい時の応答が悪いという欠点があった。
位相誤差がある値以上になると出力が変化しない欠点が
あり、このような位相比較回路を用いた位相同期回路は
位相誤差の大きい時の応答が悪いという欠点があった。
本発明はかかる点に鑑み、位相誤差が大きいときでも応
答の良い位相比較回路及び位相同期回路を提供すること
を目的とする。
答の良い位相比較回路及び位相同期回路を提供すること
を目的とする。
課題を解決するための手段
上記問題点を解決するため本発明の位相比較回路は、水
平同期信号をディジタル化するＡ／Ｄ変換器と、クロッ
クをカウントするカウンタ回路と、カウンタ回路の出力
値が予め設定した範囲内にある期間、ディジタル化され
た水平同期信号を平均する平均回路と、水平同期信号の
エツジで前記カウンタ回路の出力をラッチするラッチ回
路と、ラッチ回路の出力が一定の範囲内のときは出力を
零にするスライサ回路と、前記平均回路の出力と前記ス
ライサ回路の出力を加算する加算器を具備した構成とな
っている。
平同期信号をディジタル化するＡ／Ｄ変換器と、クロッ
クをカウントするカウンタ回路と、カウンタ回路の出力
値が予め設定した範囲内にある期間、ディジタル化され
た水平同期信号を平均する平均回路と、水平同期信号の
エツジで前記カウンタ回路の出力をラッチするラッチ回
路と、ラッチ回路の出力が一定の範囲内のときは出力を
零にするスライサ回路と、前記平均回路の出力と前記ス
ライサ回路の出力を加算する加算器を具備した構成とな
っている。
作用
本発明は上記の構成により、位相誤差が大きいときにも
その誤差に応じた出力を得ることができる。また本発明
はこの位相比較回路を用いることにより位相誤差の大き
いときにも応答がよい位相同期回路を構成することがで
きる。
その誤差に応じた出力を得ることができる。また本発明
はこの位相比較回路を用いることにより位相誤差の大き
いときにも応答がよい位相同期回路を構成することがで
きる。
実施例
以下本発明の位相比較回路について図面を参照しながら
説明する。
説明する。
第１図は本発明の位相比較回路の実施例の構成を示した
ブロック図であり、第２図は第１図に示す実施例の各部
の波形を示す波形図である。
ブロック図であり、第２図は第１図に示す実施例の各部
の波形を示す波形図である。
第１図に於てＡ／Ｄ変換器９、平均回路１、制御回路３
、カウンタ回路６はそれぞれ第４図に示した従来例のＡ
／Ｄ変換器２３、平均回路２０、制御回路２１、カウン
タ回路２２と同じ動作をする。従って平均回路１の出力
は従来例と同様第２図（Ｃ）の特性を示す。第２図（ａ
）はカウンタ回路６の出力波形、（ｂ）は平均回路１に
入力される水平同期信号波形を示す。ラッチ回路５は水
平同期信号のエツジでカウンタ回路６の出力をラッチす
る。この例では負のエツジでラッチするものとする。カ
ウンタ回路６の出力（ａ）の位相に対する水平同期信号
（ｂ）の位相が進めばラッチ回路５はカウンタ回路６の
大きい値をラッチするのでその出力は増加し遅れると減
少する。従って位相差に対するラッチ回路５の出力は（
ｄ）の特性を示す。このラッチ回路５の出力を入力が小
さい時は出力が零となる様な特性をもつスライサ回路４
に入力したときの出力の特性を（ｆ）に示す。このスラ
イサ回路４の出力と平均回路１の出力を加算回路２で加
算すれば（ｇ）に示すように位相差に比例した位相比較
特性を得ることができる。
、カウンタ回路６はそれぞれ第４図に示した従来例のＡ
／Ｄ変換器２３、平均回路２０、制御回路２１、カウン
タ回路２２と同じ動作をする。従って平均回路１の出力
は従来例と同様第２図（Ｃ）の特性を示す。第２図（ａ
）はカウンタ回路６の出力波形、（ｂ）は平均回路１に
入力される水平同期信号波形を示す。ラッチ回路５は水
平同期信号のエツジでカウンタ回路６の出力をラッチす
る。この例では負のエツジでラッチするものとする。カ
ウンタ回路６の出力（ａ）の位相に対する水平同期信号
（ｂ）の位相が進めばラッチ回路５はカウンタ回路６の
大きい値をラッチするのでその出力は増加し遅れると減
少する。従って位相差に対するラッチ回路５の出力は（
ｄ）の特性を示す。このラッチ回路５の出力を入力が小
さい時は出力が零となる様な特性をもつスライサ回路４
に入力したときの出力の特性を（ｆ）に示す。このスラ
イサ回路４の出力と平均回路１の出力を加算回路２で加
算すれば（ｇ）に示すように位相差に比例した位相比較
特性を得ることができる。
尚、以上の説明では基準信号として第２図（ｂ）に示し
たような水平同期信号を例に揚げたが、デユーティ比が
小さい場合は波形整形すれば問題なく、また入力信号は
水平同期信号に限るものではない。
たような水平同期信号を例に揚げたが、デユーティ比が
小さい場合は波形整形すれば問題なく、また入力信号は
水平同期信号に限るものではない。
次に本発明の位相比較回路を用いた位相同期回路の実施
例について第３図を参照しながら説明する。第３図で位
相比較回路８は先に説明した第１図の位相比較回路の実
施例と同じものであり同一要素には同一番号を付してい
る。
例について第３図を参照しながら説明する。第３図で位
相比較回路８は先に説明した第１図の位相比較回路の実
施例と同じものであり同一要素には同一番号を付してい
る。
Ａ／Ｄ変換器１０でＡ／Ｄ変換された水平同期信号は位
相比較回路８の平均回路１に入力され、またＡ／Ｄ変換
器１０に供給されるクロックはカウンタ回路６にも入力
される。位相比較回路８は前に説明したように動作する
のでその出力はカウンタ回路６とＡ／Ｄ変換された水平
同期信号の位相差に比例した出力が得られる。この出力
はローパスフィルタ１１で濾波され、加算器１３．１４
とＤフリップフロップ（Ｄ−ＦＦ）１５及びＲＯＭ （
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ） ｌ ９で構成さ
れる可変周波数発振器１２の周波数を制御する。可変周
波数発振器１２では入力信号に中心周波数に相当する値
ｆｃを加算器１３で加え、その出力を加算器１４とＤフ
リップフロップ１５を用いて累積する。
相比較回路８の平均回路１に入力され、またＡ／Ｄ変換
器１０に供給されるクロックはカウンタ回路６にも入力
される。位相比較回路８は前に説明したように動作する
のでその出力はカウンタ回路６とＡ／Ｄ変換された水平
同期信号の位相差に比例した出力が得られる。この出力
はローパスフィルタ１１で濾波され、加算器１３．１４
とＤフリップフロップ（Ｄ−ＦＦ）１５及びＲＯＭ （
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ） ｌ ９で構成さ
れる可変周波数発振器１２の周波数を制御する。可変周
波数発振器１２では入力信号に中心周波数に相当する値
ｆｃを加算器１３で加え、その出力を加算器１４とＤフ
リップフロップ１５を用いて累積する。
Ｄフリップフロップ１５のクロックはクロック発生器１
８から与える。クロック発生器１８には、例えば水晶発
振器を用いる。加算器１４はダイナミックレンジを超え
るとオーバーフローするのでその出力には入力に比例し
た周波数の銀波が得られる。この銀波を、予め正弦波の
データを書き込んだＲＯＭ１９のアドレスに入力すれば
その出力には正弦波が得られる。この信号をＤ／Ａ変換
器１６でアナログ信号に変換し、高調波をバンドパスフ
ィルタ１７で抜き取ればアナログの発振出力を得る。こ
の出力をクロックとしてＡ／Ｄ変換器１０とカウンタ回
路６に帰還丈ればカウンタ回路６の出力と水平同期信号
の位相が同期するので、クロックは水平同期信号に同期
し且つカウンタ回路６の分周比をｎとすると水平同期信
号のｎ倍の周波数になる。この構成を用いれば水平同期
信号の任意の倍数のクロックを得るための位相同期回路
をディジタル回路で実現できる。
８から与える。クロック発生器１８には、例えば水晶発
振器を用いる。加算器１４はダイナミックレンジを超え
るとオーバーフローするのでその出力には入力に比例し
た周波数の銀波が得られる。この銀波を、予め正弦波の
データを書き込んだＲＯＭ１９のアドレスに入力すれば
その出力には正弦波が得られる。この信号をＤ／Ａ変換
器１６でアナログ信号に変換し、高調波をバンドパスフ
ィルタ１７で抜き取ればアナログの発振出力を得る。こ
の出力をクロックとしてＡ／Ｄ変換器１０とカウンタ回
路６に帰還丈ればカウンタ回路６の出力と水平同期信号
の位相が同期するので、クロックは水平同期信号に同期
し且つカウンタ回路６の分周比をｎとすると水平同期信
号のｎ倍の周波数になる。この構成を用いれば水平同期
信号の任意の倍数のクロックを得るための位相同期回路
をディジタル回路で実現できる。
また本実施例ではバンドパスフィルタ１７の出力に得ら
れる信号はディジタル回路で構成した可変周波数発振器
１２の出力をＤ／Ａ変換した信号であるから、その周波
数はサンプリング定理から可変周波数発振器１２を動作
させるクロック発生器１８の出力周波数の２分の１以下
でなければならない。従ってそれ以上の周波数を発振さ
せる場合にはバンドパスフィルタ１７の後にその出力を
逓倍する逓倍回路２０を設ければよい。
れる信号はディジタル回路で構成した可変周波数発振器
１２の出力をＤ／Ａ変換した信号であるから、その周波
数はサンプリング定理から可変周波数発振器１２を動作
させるクロック発生器１８の出力周波数の２分の１以下
でなければならない。従ってそれ以上の周波数を発振さ
せる場合にはバンドパスフィルタ１７の後にその出力を
逓倍する逓倍回路２０を設ければよい。
なお可変周波数発振器１２の出力が銀波でよいときはＲ
ＯＭ１９は必要ない。
ＯＭ１９は必要ない。
発明の効果
以上述べてきたように、本発明の位相比較回路は位相誤
差が大きい時も位相誤差に比例した出力を得ることがで
きる。
差が大きい時も位相誤差に比例した出力を得ることがで
きる。
また本発明の位相同期回路は第１の発明の位相比較回路
を用いることにより、位相誤差が大きい時にも良好な応
答特性が得られる。さらに本発明の位相同期回路はディ
ジタル回路を用いてＡ／Ｄ変換された基準信号から基準
信号をＡ／Ｄ変換するためのクロックを発生させること
ができる。
を用いることにより、位相誤差が大きい時にも良好な応
答特性が得られる。さらに本発明の位相同期回路はディ
ジタル回路を用いてＡ／Ｄ変換された基準信号から基準
信号をＡ／Ｄ変換するためのクロックを発生させること
ができる。
しかも本発明の位相同期回路は逓倍回路を用いることに
より発生させるクロックの周波数を可変周波数発振器を
動作させるクロックの周波数の２分の１以上にできる。
より発生させるクロックの周波数を可変周波数発振器を
動作させるクロックの周波数の２分の１以上にできる。
第１図は本発明の第１の実施例の構成を示したブロック
図、第２図は第１図に示す実施例の各部の波形を示した
波形図及び特性図、第３図は本発明の第２の実施例の構
成を示したブロック図、第４図は従来例の構成を示した
ブロック図、第５図は従来例の各部の波形を示した波形
図及び特性図である。 １・・・平均回路、 ２・・・加算回路、 ３・・
・制御回路、 ４・・・スライサ回路、 ５・・・
ラッチ回路、６・・・カウンタ回路、 ８・・・位相
比較回路、９゜１０・・・Ａ／Ｄ変換器、 １１・・
・ローパスフィルタ、１２・・・可変周波数発振器、
１８・・・クロック発生器、 ２０・・・逓倍回路
。 代理人の氏名 弁理士 粟野 重孝 ほか１８塚 ７Ｏ１ワ
図、第２図は第１図に示す実施例の各部の波形を示した
波形図及び特性図、第３図は本発明の第２の実施例の構
成を示したブロック図、第４図は従来例の構成を示した
ブロック図、第５図は従来例の各部の波形を示した波形
図及び特性図である。 １・・・平均回路、 ２・・・加算回路、 ３・・
・制御回路、 ４・・・スライサ回路、 ５・・・
ラッチ回路、６・・・カウンタ回路、 ８・・・位相
比較回路、９゜１０・・・Ａ／Ｄ変換器、 １１・・
・ローパスフィルタ、１２・・・可変周波数発振器、
１８・・・クロック発生器、 ２０・・・逓倍回路
。 代理人の氏名 弁理士 粟野 重孝 ほか１８塚 ７Ｏ１ワ
Claims (4)
- （１）水平同期信号とディジタル化するＡ／Ｄ変換器と
、クロックをカウントするカウンタ回路と、前記カウン
タ回路の出力値が予め設定した範囲内にある期間、ディ
ジタル化された水平同期信号を平均する平均回路と、前
記水平同期信号のエッジで前記カウンタ回路の出力をラ
ッチするラッチ回路と、前記ラッチ回路の出力が一定の
範囲内のときは出力を零にするスライサ回路と、前記平
均回路の出力と前記スライサ回路の出力を加算する加算
器を具備してなる位相比較回路。 - （２）請求項１記載の位相比較回路と、前記位相比較回
路の出力を濾波するローパスフィルタと、前記ローパス
フィルタの出力に比例した周波数で発振する可変周波数
発振器と、前記可変周波数発振器の出力をＤ／Ａ変換す
るＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力を濾波する
バンドパスフィルタとを具備し、前記バンドパスフィル
タの出力を前記Ａ／Ｄ変換器のクロックとし、前記位相
比較回路は前記クロックとディジタル化された水平同期
信号の位相を比較することを特徴とする位相同期回路。 - （３）可変周波数発振器は入力データに１クロック前の
データを加算する加算回路と、前記加算回路の出力を１
クロック遅延させて前記加算回路に帰還するＤフリップ
フロップから構成されることを特徴とする請求項２）記
載の位相同期回路。 - （４）バンドパスフィルタの出力を逓倍する逓倍回路を
さらに具備し、その出力をＡ／Ｄ変換器のクロックとす
る請求項２）記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298678A JPH02143785A (ja) | 1988-11-25 | 1988-11-25 | 位相比較回路及び位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298678A JPH02143785A (ja) | 1988-11-25 | 1988-11-25 | 位相比較回路及び位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143785A true JPH02143785A (ja) | 1990-06-01 |
Family
ID=17862859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298678A Pending JPH02143785A (ja) | 1988-11-25 | 1988-11-25 | 位相比較回路及び位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5435749A (en) * | 1993-02-17 | 1995-07-25 | Sumitomo Wiring Systems, Ltd. | Panel-fixed type connector |
| US6585539B2 (en) | 2000-11-10 | 2003-07-01 | Sumitomo Wiring Systems, Ltd. | Panel attachment configuration for a connector |
-
1988
- 1988-11-25 JP JP63298678A patent/JPH02143785A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5435749A (en) * | 1993-02-17 | 1995-07-25 | Sumitomo Wiring Systems, Ltd. | Panel-fixed type connector |
| US6585539B2 (en) | 2000-11-10 | 2003-07-01 | Sumitomo Wiring Systems, Ltd. | Panel attachment configuration for a connector |
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